特許

J-GLOBAL ID：200903002583653897

PLL回路

発明者： 川島 弘之 ,  磯本 聖子
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平5-240448
公開番号（公開出願番号）：特開平7-074628
出願日： 1993年09月01日
公開日（公表日）： 1995年03月17日
要約：

【要約】【目的】 ループゲイン調整等を行わなくとも迅速に最適位相でロックすることができるPLL回路を提供する。【構成】 位相誤差検出手段(21〜29)と、ループフィルタ30と、VCO31を備えているPLL回路3である。位相誤差検出手段は、VCOの中心周波数が予め設定された所定範囲内よりずれている場合は、固定の位相誤差情報にオフセット値を与える。このオフセット値は自走カウンタ24から出力される。VCO31には制御信号としてに鋸歯状波又は三角波が与えられる。これにより、設定範囲内に調整されたら,以降、このオフセット値を位相誤差情報に加算していく。

請求項（抜粋）：

位相検出手段と、ループフィルタと、電圧制御発振器を備えて構成されるPLL回路において、上記位相検出手段は、入力データから位相差情報を検出する位相誤差検出部と、順次アップカウント若しくはダウンカウント、又はアップダウンカウントを行う自走カウンタと、上記自走カウンタの出力値をラッチすることができるラッチ回路と、固定の位相誤差情報を発生する固定情報発生部と、上記位相誤差検出部からの位相誤差情報と上記固定情報発生部からの固定の位相誤差情報を選択的に出力するスイッチ部と、上記位相誤差検出部からの位相誤差情報と、上記固定情報発生部からの固定の位相誤差情報を加算して位相誤差信号とする演算回路と、上記位相誤差検出部からの位相誤差情報に応じて上記スイッチ部及び上記ラッチ回路を制御し、上記電圧制御発振器の中心周波数が所定量以上ずれている場合には、上記自走カウンタによる計数値と上記固定情報発生部からの位相誤差情報が上記演算回路において加算された位相誤差信号とされるようにし、上記電圧制御発振器の中心周波数が所定範囲内となったら、上記自走カウンタの出力を上記ラッチ回路によってラッチさせ、そのラッチされた値と上記位相誤差検出部からの位相誤差情報が上記演算回路において加算されて位相誤差信号とされるように制御する制御手段と、を備えて構成されることを特徴とするPLL回路。

IPC (5件)：

H03L 7/10 ,  H03L 7/06 ,  H03L 7/08 ,  H04L 27/38 ,  H04L 27/227

FI (5件)：

H03L 7/10 D ,  H03L 7/06 B ,  H03L 7/08 K ,  H04L 27/00 H ,  H04L 27/22 B