特許
J-GLOBAL ID：200903002587005776
半導体記憶装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-304182
公開番号（公開出願番号）：特開平7-161830
出願日： 1993年12月03日
公開日（公表日）： 1995年06月23日
要約：
【要約】【目的】トレンチ上部周辺の結晶欠陥をなくしゲートコントロールダイオード構造を回避し、キャパシタ面積の減少なしに、ジャンクションリーク電流を低減。【構成】基板101 のN型領域103 に隣接してトレンチ104 が形成される。このトレンチ104 の側壁には絶縁膜105 が形成されトレンチ上部周辺の一部分だけ除去され窓部107 が形成される。トレンチ104 の底部から窓部下方の絶縁膜105 上にかけてキャパシタ下部電極のN型の多結晶シリコン膜108 が、その上にキャパシタ絶縁膜109 が形成される。キャパシタ絶縁膜109 上には第1のキャパシタ上部電極となる多結晶シリコン膜110 がトレンチ内の窓部107 下縁まで充填される。多結晶シリコン膜110 上にN型領域106 と接触するように第2のキャパシタ上部電極となる単結晶シリコン膜111 がトレンチ内上部を埋める。単結晶シリコン膜111 上には、基板上のゲート絶縁膜112 と同様の絶縁膜113 が形成される。
請求項（抜粋）：
第1導電型の半導体基体と、この半導体基体表面に形成された第2導電型の導電領域と、この導電領域に隣接して前記半導体基体に開孔されたトレンチと、このトレンチに形成されたキャパシタ絶縁膜と、前記トレンチを埋めるように形成され、少なくともそのトレンチ内上部が単結晶質であるキャパシタ電極と、このキャパシタ電極上の絶縁膜とを具備したことを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8242
, H01L 27/108
, H01L 27/04
, H01L 21/822
H01L 27/10 325 D
, H01L 27/04 C
