特許
J-GLOBAL ID：200903002587749570
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平3-293765
公開番号（公開出願番号）：特開平5-110026
出願日： 1991年10月14日
公開日（公表日）： 1993年04月30日
要約：
【要約】 (修正有)【目的】 小さい占有面積で、大容量のキャパシタを有する半導体装置を、きわめて容易に製造すること。【構成】 表面に多数の微細な凹部9と凸部11とが形成される条件で、化学気相成長法により、ポリシリコン層12を基板電極層4上に形成し、微細な凹部9と凸部11とが形成してあるポリシリコン層12の表面にマスク層14を形成し、上記凹部9に入り込んでいるマスク層14を残して、マスク層14を除去し、ポリシリコン層12の凸部11を露出させ、上記凹部9に入り込んでいるマスク層14をマスクとして、ポリシリコン層12および基板電極層4をエッチングし、表面に多数の微細なキャパシタ用凹所を形成し、このキャパシタ用凹所に入り込むように、絶縁層を介して上部電極層を形成する。
請求項（抜粋）：
表面に多数の微細な凹部と凸部とが形成される条件で、化学気相成長法により、ポリシリコン層を基板電極層上に形成し、微細な凹部と凸部とが形成してあるポリシリコン層の表面にマスク層を形成し、上記凹部に入り込んでいるマスク層を残して、マスク層を除去し、ポリシリコン層の凸部を露出させ、上記凹部に入り込んでいるマスク層をマスクとして、ポリシリコン層および基板電極層をエッチングし、表面に多数の微細なキャパシタ用凹所を形成し、このキャパシタ用凹所に入り込むように、絶縁層を介して上部電極層を形成することを特徴とする半導体装置の製造方法。
IPC (2件)：
前のページに戻る
