特許

J-GLOBAL ID：200903002596990256

位相比較器

発明者： 佐藤 正敏
出願人/特許権者： 日本プレシジョン・サーキッツ株式会社
代理人 (1件)： 松田 和子
公報種別：公開公報
出願番号（国際出願番号）：特願平7-243239
公開番号（公開出願番号）：特開平9-093100
出願日： 1995年09月21日
公開日（公表日）： 1997年04月04日
要約：

【要約】【課題】 本願の目的は、入力信号の位相が近接している場合においても不感帯の存在しない位相比較器を提供することである。【解決手段】 入力信号bの位相が入力信号cの位相よりも進んでいるときにはその進みに対応した出力パルスeを生じ、bの位相がcの位相よりも遅れているときにはその遅れに対応した出力パルスfを生じる比較回路CP1と、入力信号aの位相が入力信号dの位相よりも進んでいるときにはその進みに対応した出力パルスgを生じ、aの位相がdの位相よりも遅れているときにはその遅れに対応した出力パルスhを生じる比較回路CP2と、出力パルスeとgとを合成する合成回路G1と、出力パルスfとhとを合成する合成回路G2と、入力信号bを入力信号aに対して相対的に遅延させる遅延回路DL1と、入力信号dを入力信号cに対して相対的に遅延させる遅延回路DL2とを有する。

請求項（抜粋）：

第1入力信号の位相が第2入力信号の位相よりも進んでいるときにはその進みに対応した第1出力パルスを生じ、上記第1入力信号の位相が上記第2入力信号の位相よりも遅れているときにはその遅れに対応した第2出力パルスを生じる第1比較回路と、第3入力信号の位相が第4入力信号の位相よりも進んでいるときにはその進みに対応した第3出力パルスを生じ、上記第3入力信号の位相が上記第4入力信号の位相よりも遅れているときにはその遅れに対応した第4出力パルスを生じる第2比較回路と、上記第1出力パルスと上記第3出力パルスとを合成する第1合成回路と、上記第2出力パルスと上記第4出力パルスとを合成する第2合成回路と、上記第1入力信号を上記第3入力信号に対して相対的に遅延させる第1遅延回路とを有することを特徴とする位相比較器。

IPC (3件)：

H03K 5/26 ,  H03D 13/00 ,  H03L 7/085

FI (3件)：

H03K 5/26 G ,  H03D 13/00 A ,  H03L 7/08 A