特許
J-GLOBAL ID：200903002597013904
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
小杉 佳男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-228394
公開番号（公開出願番号）：特開平6-075658
出願日： 1992年08月27日
公開日（公表日）： 1994年03月18日
要約：
【要約】【目的】本発明は、いわゆる階層的レイアウト手法によって構成された半導体集積回路に関し、クロック信号を必要以上に遅延させることなく、かつ回路動作に無用の素子を付加することなくブロックどうしのクロックスキューを補償する。【構成】クロック信号を入力する各ブロックの入力部に、クロック伝送線どうしの伝播遅延時間差を補償する伝播遅延時間差をもったバッファを配置する。
請求項（抜粋）：
回路の構成要素が複数のブロックに分割され該各ブロック内部の回路構成要素の配置配線処理が行われるとともに該各ブロックどうしの配置配線処理が行われてなる半導体集積回路において、クロック信号を入力する入力端子と、該入力端子から入力されたクロック信号を前記各ブロックに伝送する伝送線と、前記各ブロックの、前記クロック信号を入力する入力部に備えられた、前記各伝送線の容量の相違に起因するクロックスキューを補償する各バッファとを備えたことを特徴とする半導体集積回路。
IPC (2件)：
FI (2件)：
G06F 1/04 330 A
, H01L 21/82 W
