特許
J-GLOBAL ID：200903002608748243
誘電体分離基板の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
碓氷 裕彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-019935
公開番号（公開出願番号）：特開平6-232245
出願日： 1993年02月08日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 薄膜SOI層をその膜厚において制御性よく形成する。【構成】 単結晶シリコン基板1の鏡面1aに、凹部2と、この凹部2と基板端部とを連通する溝3を構成し、熱酸化膜5を予め形成した他のシリコン基板4と直接接合して内部に空洞を有する接合基板を得る。そして、溝3を介して内部空洞を酸化して、凹凸状の酸化膜5,6aにて内部空洞を埋設する。そして、基板1の他主面1bより溝3が露出するまで研磨を行い、溝壁面の酸化膜6bを除去する。その後、凹部2にあたる領域に形成された酸化膜6aをエッチングストッパーとして選択ポリッシングすることにより、凹部2の形成領域以外の領域において薄膜SOI層7′が形成される。
請求項（抜粋）：
第1半導体基板の一方の主面において、所定の深さを有する凹部と、この凹部に連通するとともに該第1半導体基板の端部に開口し、かつその幅,深さが前記凹部の所定の深さより大なる溝とを、形成する第1の工程と、この第1半導体基板の前記一方の主面か、あるいは第2半導体基板の一方の主面の少なくとも一方に、絶縁膜を形成する第2の工程と、これら第1半導体基板および第2半導体基板とを、前記絶縁膜を介して、各々前記一方の主面同士を貼り合わせ、その内部に前記溝と前記凹部とによって形成される空洞部を有する複合半導体基板を形成する第3の工程と、該接合半導体基板を酸化雰囲気に曝し、前記溝を介して熱酸化することにより基板内部の前記空洞部に酸化膜を成長させて前記凹部を該酸化膜で埋設し、前記酸化膜および前記絶縁膜とにより構成された凹凸誘電体層をその内部に有する複合半導体基板を得る第4の工程と、この複合半導体基板において前記第1半導体基板の他方の主面側を研磨して前記溝を露出させ、該溝の側壁に位置する前記酸化膜および前記絶縁膜を除去する第5の工程と、前記第1半導体基板の前記他方の主面側から前記複合半導体基板を研磨して、前記凹部に相当する領域の前記凹凸誘電体層を露出させ、前記凹部の前記所定の深さに関連した膜厚の誘電体分離領域を形成する第6の工程とを有することを特徴とする誘電体分離基板の製造方法。
IPC (2件)：
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