特許
J-GLOBAL ID：200903002612753073
絶縁ゲート型半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2003-142102
公開番号（公開出願番号）：特開2004-349329
出願日： 2003年05月20日
公開日（公表日）： 2004年12月09日
要約：
【課題】従来のパワーMOSFETでは、レジスト膜とマスクによりパターンを形成する工程が多用されており、合わせ精度の問題などで制約が多く、微細化に限界があった。従って、集積度を上げてオン抵抗を低減するのは限界があった。【解決手段】トレンチ開口部形成ハードマスクを窒化膜/酸化膜/窒化膜の三層構造にすることにより窒化膜を薄く形成できるため窒化膜クラックが低減でき、このハードマスクの開口部を利用して基板表面に突出部を有するゲート電極を形成し、ゲート電極側壁に形成したサイドウォールを用いてセルフアラインでソース領域およびボディコンタクト領域を形成する。また、層間絶縁膜もマスクを用いずに形成する。これにより、微細化が可能となり、集積度を上げてオン抵抗を低減できる絶縁ゲート型半導体装置の製造方法を提供できる。【選択図】 図1
請求項（抜粋）：
ドレイン領域を形成した一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層表面に設けた絶縁膜にトレンチ開口部を形成し、該トレンチ開口部に第1および第2のサイドウォールを形成する工程と、
前記第2のサイドウォールをマスクとして前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチを形成する工程と、
前記トレンチの少なくとも前記チャネル層側面にゲート絶縁膜を形成する工程と、
前記トレンチに埋設されかつその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、
前記ゲート電極上部に層間絶縁膜を形成する工程と、
隣り合う前記トレンチ間の前記チャネル層表面に一導電型の不純物領域を形成する工程と、
前記ゲート電極上部の側壁に第3のサイドウォールを形成し、該第3のサイドウォールをマスクとして前記トレンチ間の前記チャネル層に溝を形成する工程と、
前記溝底部に逆導電型の不純物領域を形成する工程と、
前記トレンチに隣接した前記チャネル層表面に一導電型のソース領域を形成し、前記溝底部に逆導電型のボディコンタクト領域を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
IPC (2件)：
FI (4件)：
H01L29/78 658B
, H01L29/78 653A
, H01L29/78 658F
, H01L29/78 658D
