フェイルセーフ回路並びにこれを備えた制御装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-042563
公開番号（公開出願番号）：特開2001-236248
出願日： 2000年02月21日
公開日（公表日）： 2001年08月31日
要約：

【要約】【課題】最小限のCPU資源を使用して、CPU暴走時に確実に出力を禁止し、またCPUの初期暴走による誤出力も禁止する、信頼性の高いフェイルセーフ回路を提供することにある。【解決手段】ラッチ回路4で、パルス信号の立ちあがり、ラッチ回路3でパルス信号の立下りとラッチ4の出力を検知し、3ステートバッファ8をイネーブルにすることにより、CPU1の初期暴走による誤出力を防止し、またパルス信号10が一定期間途絶えると、ラッチ回路3及びラッチ回路4にリセットがかかり、3ステートバッファ8によってCPU1からの出力が遮断される。

請求項（抜粋）：

中央演算処理装置と、前記中央処理演算装置から出力されるパルスを監視し、前記パルスが途絶えると前記中央処理演算装置に対してリセットを出力する監視機能付リセット回路を備えるフェイルセーフ回路であって、少なくとも前記中央演算処理装置から出力されるパルスの立上がりエッジを検出して第1の出力制御信号を出力する第1のラッチ回路と、前記パルスの立下がりエッジと前記第1の出力制御信号とから第2の出力制御信号を出力する第2のラッチ回路と、前記第1の出力制御信号と前記第2の出力制御信号とが入力されると第3の出力制御信号を出力するオアゲートと、前記第3の出力制御信号により前記中央演算処理装置から出力される信号を遮断する3ステートバッファとを備え、前記中央演算処理装置からのパルスに応じて前記3ステートバッファで前記中央演算処理装置の出力の禁止を行なうことができることを特徴とするフェイルセーフ回路。

IPC (2件)：

G06F 11/30 310 , F02D 45/00 374

FI (2件)：

G06F 11/30 310 B , F02D 45/00 374 C

Fターム (10件)：

3G084DA31 , 3G084EB22 , 3G084EB24 , 3G084EC01 , 3G084EC03 , 5B042GA13 , 5B042GB08 , 5B042GC02 , 5B042JJ13 , 5B042KK04

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