特許

J-GLOBAL ID：200903002652063967

半導体製造の表面パターニング方法

発明者： 黄 經勲 ,  ▲こう▼ 東元 ,  黄 桂武
出願人/特許権者： 財団法人工業技術研究院
代理人 (1件)： 竹本 松司 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-119928
公開番号（公開出願番号）：特開平11-307437
出願日： 1998年04月15日
公開日（公表日）： 1999年11月05日
要約：

【要約】【課題】 サブミクロン半導体製造の表面パターニング方法の提供。【解決手段】 フォトレジスト層200を基板100の上に塗布し、該フォトレジスト層200を露光させ、シリコンを含有するフォトレジスト層240を、該フォトレジスト層200の露光領域の上に形成し、該シリコンを含有するフォトレジスト層240をエッチングして該フォトレジスト層200の上に、絶対寸法が該フォトレジスト層200の露光領域の該シリコンを含有するフォトレジスト層240の絶対寸法より小さいパターンを形成し、該シリコンを含有するフォトレジスト層240の下に位置しない該フォトレジスト層200を除去し、以上を包括してなる、半導体製造の表面パターニング方法としている。

請求項（抜粋）：

フォトレジスト層200を基板100の上に塗布し、該フォトレジスト層200を露光させ、シリコンを含有するフォトレジスト層240を、該フォトレジスト層200の露光領域の上に形成し、該シリコンを含有するフォトレジスト層240をエッチングして該フォトレジスト層200の上に、絶対寸法が該フォトレジスト層200の露光領域の該シリコンを含有するフォトレジスト層240の絶対寸法より小さいパターンを形成し、該シリコンを含有するフォトレジスト層240の下に位置しない該フォトレジスト層200を除去し、以上を包括してなる、半導体製造の表面パターニング方法。

IPC (4件)：

H01L 21/027 ,  G03F 7/075 521 ,  G03F 7/26 511 ,  H01L 21/3065

FI (5件)：

H01L 21/30 573 ,  G03F 7/075 521 ,  G03F 7/26 511 ,  H01L 21/30 575 ,  H01L 21/302 H