特許

J-GLOBAL ID：200903002682081706

MRAMデバイス内のメモリセルの抵抗状態を感知する回路

発明者： フレデリック・エイ・ペルナー ,  ケネス・ジェイ・エルドレッジ ,  ラング・ティ・トラン
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 奥山 尚一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-330455
公開番号（公開出願番号）：特開2001-184857
出願日： 2000年10月30日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】 MRAMデバイス中のメモリセルの抵抗状態を信頼性よく感知すること。【解決手段】 MRAMデバイス(8)中の選択されたメモリセル(12)の抵抗は、読み出し回路(20)によって感知される。読み出し回路(20)は、直接注入電荷増幅器(28)、積分器キャパシタ(24)、およびデジタルセンス増幅器を含む。直接注入電荷増幅器(28)は、積分器キャパシタ(24)に電流を供給する一方で、MRAMデバイス(8)の非選択メモリセル(12)の電位を維持する。電荷増幅器(28)は、固定電圧を選択されたメモリセル(12)に印加し、デジタルセンス増幅器(26)は、積分器キャパシタ(24)における信号の積分時間を測定する。信号積分時間は、MRAMデバイス(8)の抵抗が第1の状態(R)、第2の状態(R+ΔR)のいずれであるかを表わす。

請求項（抜粋）：

MRAMデバイス内のメモリセルの抵抗状態を感知する回路であって、積分器と、前記積分器と前記メモリセルとに結合され、前記積分器における電圧が基準電圧に到達するまでの時間量を測定し、前記測定された時間量を閾値と比較する、センス増幅器と、を備え、前記時間量が前記閾値よりも少なければ、前記メモリセルは第1の抵抗状態にあり、前記時間量が前記閾値よりも大きければ、前記メモリセルは第2の抵抗状態にある、ことを特徴とする回路。

IPC (4件)：

G11C 11/14 ,  G11C 11/15 ,  H01L 27/105 ,  H01L 43/08

FI (4件)：

G11C 11/14 Z ,  G11C 11/15 ,  H01L 43/08 Z ,  H01L 27/10 447

引用特許：

出願人引用 (2件)

• 可変ゲート電圧によるメモリの状態センス
  公報種別：公表公報   出願番号：特願平8-511889   出願人：インテル・コーポレーション
• 特開昭57-143797