特許
J-GLOBAL ID：200903002685064446
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-264726
公開番号（公開出願番号）：特開平7-122554
出願日： 1993年10月22日
公開日（公表日）： 1995年05月12日
要約：
【要約】【目的】本発明は、高速デバイスなどの多層配線構造を有する半導体装置において、配線遅延を改善でき、高速化が図れるようにすることを最も主要な特徴とする。【構成】たとえば、最上層の配線15の上部に、CVD法により約3μm厚のSiO2 膜16aを堆積する。その配線15の最少スペースをすべてSiO2 膜16aで埋めた後、この上に、それよりも誘電率の高いSiN膜16bをCVD法により約3μmの厚さで堆積する。こうして、素子の表面において、配線15の相互に誘電率の高いSiN膜16bが入り込まないようにしてパッシベーション膜16を形成し、誘電率の高いSiN膜16bが配線15間に入り込むことで律速されていた、最上層の配線15を厚くすることによって得られる配線遅延の減少の限界値をより小さくする構成となっている。
請求項（抜粋）：
半導体素子の表面に、誘電率の異なる複数の絶縁膜よりなる表面保護膜が形成されてなる半導体装置において、前記表面保護膜を形成する絶縁膜のうち、少なくとも前記半導体素子の表面に形成された配線の最も狭い相互間には誘電率の低い絶縁膜のみを配置するようにしたことを特徴とする半導体装置。
IPC (3件)：
H01L 21/318
, H01L 21/316
, H01L 21/768
