特許
J-GLOBAL ID：200903002740109578
ディジタル処理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願平4-064690
公開番号（公開出願番号）：特開平5-265705
出願日： 1992年03月23日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 プログラム可能なディジタル処理回路を提供することにより、ディジタル通信処理システムを効率的に実現できるようにする。【構成】 ディジタルデ-タ時系列を回路内で空間列に変換する複数の同期レジスタと、論理演算を行う論理演算ブロックと、デ-タを高速に伝搬させるバス型配線領域と、バス型配線領域と同期レジスタ間のデ-タの抽出と挿入を行うバス線選択回路と、バス型配線領域を有効利用するためのバス線終端回路とを設け、デ-タストリ-ム内の任意の場所から外部への入出力を簡単に取り出せるようにし、かつこれらの機能をプログラム可能にする。
請求項（抜粋）：
1ないし複数個の時系列ディジタルデ-タを入力する入力セレクタバッファおよび1ないし複数個の時系列ディジタルデ-タを出力する出力セレクタバッファと、数ビット幅の順序回路を構成するための1ないし複数個の同期レジスタと、任意のビット幅を持つデ-タのビット間論理演算を行う1ないし複数個のプログラム可能な論理演算ブロックと、該時系列ディジタルデ-タを該同期レジスタおよび該論理演算ブロックの一部ないし全部に伝播するための信号線の集合から成るバス型配線領域と、該バス型配線領域の信号線より一部ないし全部の信号線を選択することにより、該同期レジスタ、該論理演算ブロック、該入力セレクタバッファおよび該出力セレクタバッファ個々が有する全てのデ-タ入出力端子とを接続するためのプログラム可能なバス線選択回路と、該バス型配線領域の一部ないし全部の信号線をある位置で終端するためのプログラム可能な1ないし複数個のバス線終端子とを有し、時系列ディジタルデ-タの空間列への変換、任意のビット間のパタ-ン検出、同期レジスタと論理演算ブロックの回路単位をパイプライン的に接続した処理、およびデ-タに付加されたタグ情報に基づいた逐次的なデ-タ処理を行うことを特徴とするディジタル処理回路。
IPC (2件)：
FI (2件)：
G06F 7/00 E
, H04L 13/00 301 Z
