特許
J-GLOBAL ID：200903002742970220
メモリ制御回路
発明者：
,
出願人/特許権者：
代理人 (4件)：
大塚 康徳
, 高柳 司郎
, 大塚 康弘
, 木村 秀二
公報種別：公開公報
出願番号（国際出願番号）：特願2006-284142
公開番号（公開出願番号）：特開2008-102706
出願日： 2006年10月18日
公開日（公表日）： 2008年05月01日
要約：
【課題】 信号品質の観点だけでODTを切替えると不要なODTの切替えが増えてしまい、結果的にメモリデバイスの消費電力を増やしてしまう。【解決手段】 On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、複数のメモリデバイスの内、アクセス対象のメモリデバイスに対応して前記機構を有効にするか無効にするかを示すODT制御情報を複数のメモリデバイスのそれぞれに対応して記憶するODT制御レジスタ104,105と、複数のメモリデバイスのアクセス対象のメモリに対応するODT制御情報に基づいて、複数のメモリデバイスのそれぞれのODT機構を制御するODT制御回路112とを有する。【選択図】 図1
請求項１：
On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
前記複数のメモリデバイスの内、アクセス対象のメモリデバイスに対応して前記機構を有効にするか無効にするかを示す情報を前記複数のメモリデバイスのそれぞれに対応して記憶する記憶手段と、
前記複数のメモリデバイスのアクセス対象のメモリに対応する前記記憶手段に記憶された前記情報に基づいて、前記複数のメモリデバイスのそれぞれの前記機構を制御するODT制御手段と、
を有することを特徴とするメモリ制御回路。
IPC (4件)：
G06F 12/00
, G06F 13/16
, G11C 11/401
, G11C 11/407
G06F12/00 550K
, G06F13/16 510A
, G11C11/34 362Z
, G11C11/34 362S
5B060MB00
, 5M024AA04
, 5M024AA22
, 5M024BB30
, 5M024GG20
, 5M024JJ03
, 5M024PP01
, 5M024PP02
, 5M024PP07
, 5M024PP10
出願人引用 (8件)
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審査官引用 (2件)
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