特許

J-GLOBAL ID：200903002766234338

半導体メモリ装置及び半導体メモリ装置の製造方法

発明者： 組橋 孝生 ,  後藤 康 ,  三木 浩史
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-023473
公開番号（公開出願番号）：特開平10-223855
出願日： 1997年02月06日
公開日（公表日）： 1998年08月21日
要約：

【要約】【課題】Pb(Zr,Ti)O3のような高・強誘電体絶縁膜を用いて半導体メモリを形成する際に、キャパシタの上部電極/絶縁膜界面のダメージによる電気特性の劣化を抑える。【解決手段】一つのテーパマスクで上部電極と絶縁膜と下部電極をドライエッチングで加工してキャパシタを形成するときに、テーパマスクに耐酸化性の材料を用い、上部電極エッチング後に、界面ダメージを回復するための熱処理を行い、さらに、絶縁膜と下部電極をドライエッチングする。

請求項（抜粋）：

下部電極と絶縁膜と上部電極とで構成されるキャパシタを有する半導体メモリ装置において、上記上部電極上に耐酸化性膜を有し、上記耐酸化性膜では上記上部電極に接している部分にテーパ形状を有することを特徴とする半導体メモリ装置。

IPC (7件)：

H01L 27/108 ,  H01L 21/8242 ,  H01B 3/12 301 ,  H01L 21/3065 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 451

FI (6件)：

H01L 27/10 621 Z ,  H01B 3/12 301 ,  H01L 27/10 451 ,  H01L 21/302 J ,  H01L 27/04 C ,  H01L 27/10 651