特許
J-GLOBAL ID:200903002776469945

半導体集積回路

発明者:
出願人/特許権者:
代理人 (1件): ▲角▼谷 浩
公報種別:公開公報
出願番号(国際出願番号):特願2006-026371
公開番号(公開出願番号):特開2006-173647
出願日: 2006年02月02日
公開日(公表日): 2006年06月29日
要約:
【課題】ソース電位(VSS)との間に低不純物濃度のウェル領域を具備することにより、容量素子と他の回路素子との容量結合を抑制する。【解決手段】N型の基板10上にP型のウェル領域11とN型のウェル領域12を形成する。N型ウェル領域12の表面にゲート電極14、ソース・ドレイン領域13、N型の拡散領域15を形成し、ゲート酸化膜16を誘電体として容量素子を形成する。P型のウェル領域11にはソース電位(VSS)を印加する。ゲート電極14を一方の端子Aとし、ソース・ドレイン領域13とN型の拡散領域12とを他方の端子Bとする。N型ウェル領域12とP型ウェル領域11とが低濃度PN接合となるので、他方の端子Bとソース電位(VSS)間の寄生容量を低減できる。【選択図】図1
請求項(抜粋):
一導電型の基板表面から形成した逆導電型のウェル領域と、 前記逆導電型のウェル領域の表面から形成された一導電型のウェル領域と、 前記一導電型のウェル領域上面に形成される絶縁膜を介して形成されたゲート電極と、 前記一導電型のウェル領域に対し、前記ゲート電極の両脇に形成された一導電型のソース領域及びドレイン領域と、 前記ゲート電極下部に位置し、且つ、前記ソース領域及び前記ドレイン領域間に位置する領域に形成された一導電型の拡散領域と、 前記ゲート電極と接続し、形成される一方の端子と、 前記ソース領域及び前記ドレイン領域とを短絡し、形成される他方の端子と、 前記一導電型の基板に形成されたオペアンプ回路とを具備し、 前記一導電型の基板と前記逆導電型のウェル領域間には固定電圧の逆バイアスが印加され、 前記一方の端子及び前記他方の端子は前記オペアンプ回路に接続され、前記オペアンプ回路の位相補償素子として用いられ、 前記一導電型のウェル領域は、前記一導電型の拡散領域に対し低不純物濃度で成り、且つ緩やかな濃度勾配を有していることを特徴とする半導体集積回路。
IPC (7件):
H01L 27/04 ,  H01L 21/822 ,  H01L 29/78 ,  H01L 27/06 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 27/088
FI (6件):
H01L27/04 C ,  H01L27/04 H ,  H01L29/78 301H ,  H01L27/06 102A ,  H01L27/08 321C ,  H01L27/08 311A
Fターム (43件):
5F038AC03 ,  5F038AC05 ,  5F038AC06 ,  5F038AC08 ,  5F038AC17 ,  5F038BH10 ,  5F038BH19 ,  5F038DF01 ,  5F038EZ12 ,  5F038EZ20 ,  5F048AA00 ,  5F048AC02 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BD01 ,  5F048BD04 ,  5F048BE02 ,  5F048BE03 ,  5F048BE04 ,  5F048BE05 ,  5F048BG12 ,  5F048BH01 ,  5F048BH07 ,  5F140AA12 ,  5F140AB03 ,  5F140AB09 ,  5F140AC02 ,  5F140AC39 ,  5F140BA01 ,  5F140BB06 ,  5F140BB13 ,  5F140BC06 ,  5F140BF01 ,  5F140BF04 ,  5F140BG31 ,  5F140BG43 ,  5F140CB01 ,  5F140CB02 ,  5F140CB08 ,  5F140CF07
引用特許:
出願人引用 (5件)
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審査官引用 (5件)
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