特許
J-GLOBAL ID：200903002794944588
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 幸男
公報種別：公開公報
出願番号（国際出願番号）：特願2002-126615
公開番号（公開出願番号）：特開2003-324102
出願日： 2002年04月26日
公開日（公表日）： 2003年11月14日
要約：
【要約】【課題】 配線抵抗と寄生容量の増大を生じない配線部の製造方法を提供する。【解決手段】 第1の配線3の上に第1の絶縁層5を形成した後に、その上に耐エッチング膜6を形成する。そして、その耐エッチング膜6の上に第2の絶縁層の下層部8を形成する。ダミーパターン12の溝の形成のためのエッチングの際は、絶縁層のエッチングの速度に対し、耐エッチング膜6のエッチングの速度が1/10以下であるため、これがエッチングストッパーとして機能し、第1の絶縁層5にまでエッチングが進むことがない。これにより、第1の配線と第2の配線との間隔を確実に維持し、寄生容量の増大を防止する。また、ダミーパターンによる銅メッキ膜のボトムアップフィルによりディッシング現象を防止しつつ、配線断面内の絶縁体を不要とする。これにより、配線抵抗の増大を防ぐ。
請求項（抜粋）：
半導体基板上に形成された第1の配線の上に第1の絶縁層を形成する工程と、耐エッチング膜を当該第1の絶縁層の上に形成する工程と、当該耐エッチング膜の上に第2の絶縁層を形成する工程と、当該第2の絶縁層の上層部に形成される、第2の配線用の溝に対応したダミーパターン用の溝を当該第2の絶縁層の下層部に形成すべく、前記耐エッチング膜に達するまで当該第2の絶縁層をエッチングする工程と、当該第2の絶縁層の上層部に前記第2の配線用の溝を形成する工程と、当該第2の配線用の溝と前記ダミーパターン用の溝とで構成された凹所内及び前記第2の絶縁層の表面上に導電層を形成する工程と、当該導電層を前記第2の絶縁層の表面が露出するまで研磨する工程とから成ることを特徴とする半導体装置の製造方法。
Fターム (23件)：
5F033HH11
, 5F033HH32
, 5F033JJ32
, 5F033MM02
, 5F033MM12
, 5F033MM13
, 5F033MM20
, 5F033NN06
, 5F033NN07
, 5F033PP15
, 5F033PP27
, 5F033QQ09
, 5F033QQ13
, 5F033QQ25
, 5F033QQ37
, 5F033QQ48
, 5F033RR01
, 5F033RR04
, 5F033RR06
, 5F033RR08
, 5F033TT02
, 5F033VV07
, 5F033XX31
