特許

J-GLOBAL ID：200903002806585937

半導体記憶装置

発明者： 井上 和俊 ,  宮林 正幸
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-280732
公開番号（公開出願番号）：特開平11-120790
出願日： 1997年10月14日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】 回路面積の増加を抑制しながら、アドレスの高速な比較動作を実現でき、高速なメモリアクセスを実現できる半導体記憶装置を供給する。【解決手段】 選択回路76は内部命令信号cpfに応じて、外部アドレスOUTADRと内部アドレスINTADRの何れかを選択し、冗長アドレスREDADRとともに一致検出回路77に入力する。一致検出回路77は入力された二つのアドレスを比較し、比較結果に応じて検出信号n1を出力し、当該検出結果n1をフリップフロップ78により一時保持する。保持された前回の検出結果n2を一致検出回路77からの今回の検出結果n1とともに選択回路79に入力し、内部命令信号refに応じて入力された二つの信号の内一つのみを選択し、選択された信号を冗長判別回路の一致結果DTRとして出力するので、一致検出回路を一つのみ用いることで、回路面積の増加を必要最小限に抑制でき、高速な動作を実現できる。

請求項（抜粋）：

少なくとも第1および第2の動作モードを有し、上記第1の動作モード時に第1のアドレスおよび冗長アドレスに応じて、メモリセルアレイまたは冗長メモリセルアレイの所定のメモリセルに対してアクセスを行い、上記第2の動作モード時に第2のアドレスおよび冗長アドレスに応じて、メモリセルアレイまたは冗長メモリセルアレイの所定のメモリセルに対してアクセスを行う半導体記憶装置であって、上記第1のアドレスと冗長アドレスとを比較する第1の比較回路と、上記第2のアドレスと冗長アドレスとを比較する第2の比較回路と、上記第1の動作モード時に、上記第1の比較回路の比較結果を選択して、上記第2の動作モード時に、上記第2の比較回路の比較結果を選択して出力する選択回路と、上記第1の動作モード時に、上記第1の比較回路により上記第1のアドレスと上記冗長アドレスが一致したとの比較結果が得られた場合に、上記冗長アドレスに応じて上記冗長メモリセルアレイにある所定のメモリセルにアクセスし、それ以外の場合に上記第1のアドレスに応じて上記メモリセルアレイにある所定のメモリセルにアクセスし、上記第2の動作モード時に、上記第2の比較回路により上記第2のアドレスと上記冗長アドレスが一致したとの比較結果が得られた場合に、上記冗長アドレスに応じて上記冗長メモリセルアレイにある所定のメモリセルにアクセスし、それ以外の場合に上記第2のアドレスに応じて上記メモリセルアレイにある所定のメモリセルにアクセスするアクセス回路とを有する半導体記憶装置。