特許

J-GLOBAL ID：200903002847968646

電界効果トランジスタ及びその製造方法

発明者： 山口 佳子 ,  岩田 直高
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-288610
公開番号（公開出願番号）：特開平10-135242
出願日： 1996年10月30日
公開日（公表日）： 1998年05月22日
要約：

【要約】【課題】 しきい値をはじめとするFETの特性ばらつきが小さく、更に立ち上がり電圧が低く、且つ高い耐圧特性を有するヘテロ接合FET構造を提供することにある。また、そのような良好な特性を有する多段階リセス構造ヘテロ接合FETを簡便に均一性及び再現性良く形成する製造方法を提供することにある。【解決手段】 ゲート領域を開口したマスク112を用いて、ハロゲン元素として塩素のみを含んだ塩化物ガスと弗素のみを含んだ弗化物ガスとの混合ガス(例えばBCl3 +SF6 など)を導入したドライエッチングにより、アンドープGaAs層107をアンドープAl0.2 Ga0.8 As層106に対して選択的にエッチングする(図1c)。アンドープGaAs層107を100%程度オーバーエッチングすることによりアンドープGaAs層107の横方向にエッチング(サイドエッチ)が進行する(図1d)。同マスク112を用いてWSiを用いたゲート電極114を形成する。ゲート電極114のドレイン側に横方向のエッチングによる約20nm幅の隙間115が形成される(図1e)。

請求項（抜粋）：

InGaAsチャネル層またはGaAsチャネル層と、第1のAlGaAs層と、第1のGaAs層と、第2のAlGaAs層と、n型の第2のGaAs層とを有するヘテロ接合半導体結晶を形成する工程と、第1のGaAs層及び第2のGaAs層を第1のAlGaAs層及び第2のAlGaAs層に対してそれぞれ選択的にエッチングし、ゲート電極形成部近傍で第1及び第2のGaAs層が階段状に除かれた2段リセス構造を形成する工程と、第1のGaAs層に対する前記選択エッチングにおいて第1のAlGaAs層に達した後にも過剰にエッチングすることにより、第1のGaAs層に対して横方向のエッチングを行う工程と、第1のAlGaAs層上にかつ第1のGaAs層との間にすき間があり第1のGaAs層と接触しないようにゲート電極を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。

IPC (3件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/41

FI (2件)：

H01L 29/80 F ,  H01L 29/44 C

引用特許：

審査官引用 (4件)

• 特開昭59-168677
  
• 特開平4-260338
  
• 特開昭61-140181
  
• 特開昭56-091477