特許
J-GLOBAL ID：200903002878448500
メモリ制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
河宮 治 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-215185
公開番号（公開出願番号）：特開平5-053902
出願日： 1991年08月27日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】 複数のマイクロプロセッサによる共通のメモリへのアクセスにおいてデュアルポートRAM機能、FIFO機能,DMA機能などの設定が可能なメモリ制御回路を提供する。【構成】 バスアービタ回路は、メモリに対するアクセスの優先順位を調停し、優先順位の高いマイクロプロセッサのアドレスとデータを選択するアドレス切替信号とデータ切替信号を出力し、優先順位の低いマイクロプロセッサにアクセスを待機させる信号を出力する。これによりデュアルポートRAM機能を実現する。また、レジスタにアクセスし、マイクロプロセッサによりメモリの所定のエリアをFIFOエリアとして設定する。このFIFOエリアに対しアクセスがあると、FIFO制御回路は、FIFO制御を行う。また、FIFOエリアに対してDMA制御を行う。
請求項（抜粋）：
2個のマイクロプロセッサから共通のメモリへの通信を制御するメモリ制御回路であって、2個のマイクロプロセッサからのアクセス要求信号についてメモリに対するアクセスの優先順位を調停し、優先順位の高いマイクロプロセッサのアドレスとデータを選択するアドレス切替信号とデータ切替信号を出力し、優先順位の低いマイクロプロセッサにアクセスを待機させる信号を出力するバスアービタ回路と、マイクロプロセッサによりメモリの所定のエリアをFIFOエリアとして設定するためのレジスタを備えるFIFOエリア設定回路と、上記の2個のマイクロプロセッサからのアドレスラインに接続され、上記のFIFOエリアに対しアクセスが要求されたとき、書き込みの場合に先頭アドレスから順番に書込アドレスを表すFIFOアドレス信号を発生し、読み出しの場合に先頭アドレスから順番に読出アドレスを表すFIFOアドレス信号を発生するFIFO制御回路と、上記の2個のマイクロプロセッサのアドレスラインに接続され、FIFOエリア以外に対してバスアービタ回路からのアドレス切替信号に対応するアドレスを選択してメモリに出力し、FIFO制御回路からFIFOアドレス信号が入力されたときはそのアドレスをメモリに出力するアドレス切替回路と、上記の2個のマイクロプロセッサのデータラインに接続され、バスアービタ回路からのデータ切替信号に対応するデータラインを選択してメモリに接続するデータ切替回路とからなることを特徴とするメモリ制御回路。
IPC (2件)：
G06F 12/06 515
, G06F 15/16 350
