特許

J-GLOBAL ID：200903002890795372

半導体装置の製造方法

発明者： 福井 勝一
出願人/特許権者： 住友金属工業株式会社
代理人 (1件)： 井内 龍二
公報種別：公開公報
出願番号（国際出願番号）：特願平8-219182
公開番号（公開出願番号）：特開平10-050836
出願日： 1996年07月31日
公開日（公表日）： 1998年02月20日
要約：

【要約】【課題】 深さの異なるヴィアホールの内部に同時に導電層を形成する方法として、浅いヴィアホールを基準に導電層を形成し、導電層が形成されていない空孔部分にリフロー法により導電体を充填するか、層間絶縁膜を研磨して空孔部分を除去する方法があるが、リフロー法ではヴィアホール径が小さいと充填が難しく、研磨法では導電層が剥離し易い。また、深いヴィアホールを基準に導体層を形成し、過剰成長部を研磨により除去する方法でも導電層が剥離し易かった。【解決手段】 半導体基板11上の絶縁層27をエッチングしてヴィアホール24a、24bを形成し、その底面及び側壁を含む部分に薄い第1の導電層25a、24b、25cを形成し、ヴィアホール24a、24bの底面上及び側壁上にのみ第1の導電層25b、25cが残るように、第1の導電層25cを選択的に除去し、ヴィアホール24a、24b内の第1の導電層25b、25c上に、選択的CVD法により第2の導電層26a、26bを形成する。

請求項（抜粋）：

半導体基板上に形成された絶縁層を選択的にエッチングして接続孔を形成する接続孔形成工程と、前記接続孔内部の底面及び側壁を含む部分にバリア性・密着性を有する第1の導電層を形成する第1の導電層形成工程と、前記接続孔内部の底面上及び側壁上にのみ前記第1の導電層が残るように、前記第1の導電層を選択的に除去する選択的除去工程と、前記接続孔内部の前記第1の導電層上に、選択的CVD法により第2の導電層を形成する第2の導電層形成工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/28 301

FI (3件)：

H01L 21/90 A ,  H01L 21/28 301 R ,  H01L 21/90 C