金属半導体構造体におけるCMP時のディッシング速度を低下させる方法

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：津国肇 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-583074
公開番号（公開出願番号）：特表2002-530861
出願日： 1999年11月17日
公開日（公表日）： 2002年09月17日
要約：

【要約】少なくとも2つの異なる膜を含む複合半導体構造体のディッシングあるいはエロージョンの速度を減少させる方法を提供する。より好ましくは、構造体は、金属層、誘電体層、バリア層からなる。その方法は、研磨スラリーと平坦化面を有する研磨パッドを使用した、複合半導体構造体の平坦化からなる。研磨パッドにおける平坦化面の粗さを最小化することにより、残りの構造体のディッシングあるいはエロージョンの増加速度が低下する。好ましい実施形態において、銅膜のディッシング速度は、低い表面粗さを示す研磨パッドを使用することによってタンタル及び二酸化ケイ素の膜に対して減少する。

請求項（抜粋）：

一つの材料が他の材料に対して選択的に除去される少なくとも二つの異なる材料からなる基板と、平均粗さが6ミクロン未満で、二乗平均粗さが7ミクロン未満の平坦化面を有する研磨パッドとを接触させること、および、一つの材料の除去が他の材料の除去よりも早い速度で行われることを促進する研磨組成物の存在の下に、基板と平坦化面を相互に運動させることからなる半導体基板の化学機械的研磨の方法。

IPC (3件)：

H01L 21/304 621 , H01L 21/304 622 , H01L 21/3205

FI (3件)：

H01L 21/304 621 D , H01L 21/304 622 F , H01L 21/88 K

Fターム (21件)：

5F033HH07 , 5F033HH08 , 5F033HH09 , 5F033HH11 , 5F033HH12 , 5F033HH13 , 5F033HH18 , 5F033HH19 , 5F033HH21 , 5F033HH32 , 5F033HH33 , 5F033MM01 , 5F033MM12 , 5F033MM13 , 5F033QQ48 , 5F033RR04 , 5F033RR14 , 5F033RR15 , 5F033RR21 , 5F033WW01 , 5F033XX01

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