特許

J-GLOBAL ID：200903002950859065

半導体記憶装置

発明者： 木下 靖
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-324161
公開番号（公開出願番号）：特開平7-183400
出願日： 1993年12月22日
公開日（公表日）： 1995年07月21日
要約：

【要約】【目的】 バルクCMOS6Tr 型メモリセルで構成される半導体記憶装置において、電源電圧の低下およびセルサイズの縮小を行ってもソフトエラー耐性を維持できる構造を実現する。【構成】 半導体基板表面に形成されたCMOSトランジスタからなるフリップフロップを用いた半導体記憶装置において、半導体基板内に形成された第1導電型ウェルと第2導電型ウェルの境界面を含み、かつ半導体基板表面から深さ方向に渡って設けられた所定の平面形状および深さを有するトレンチ状の分離領域と、このトレンチ状の分離領域の内部に形成され、メモリセルの2つの記憶ノードに別個に接続されるトレンチキャパシタとを備える。

請求項（抜粋）：

半導体基板表面に形成されたCMOSトランジスタからなるフリップフロップを用いた半導体記憶装置において、前記半導体基板内に形成された第1導電型ウェルと第2導電型ウェルの境界面を含み、かつ半導体基板表面から深さ方向に渡って設けられた所定の平面形状および深さを有するトレンチ状の分離領域と、このトレンチ状の分離領域の内部に形成され、メモリセルの2つの記憶ノードに別個に接続されるトレンチキャパシタとを備えたことを特徴とする半導体記憶装置。

IPC (5件)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/78

FI (3件)：

H01L 27/10 381 ,  H01L 27/04 C ,  H01L 29/78 301 M