特許

J-GLOBAL ID：200903002965548775

半導体集積回路装置

発明者： 篠原 尋史 ,  宮西 篤史 ,  辻橋 良樹 ,  松本 尚
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-295635
公開番号（公開出願番号）：特開平5-135584
出願日： 1991年11月12日
公開日（公表日）： 1993年06月01日
要約：

【要約】【目的】 論理ブロックを中心とした論理LSIに内蔵された複数のメモリブロックを組合わせて使用する半導体集積回路装置において、半導体集積回路装置の集積度の向上並びに高速化を図る。【構成】 複数のメモリブロック2a〜2dが互いにチップ内部で配線接続されている。メモリブロック2a〜2dに複数のチップイネーブル端子CE0 〜CE2 を設け、各端子を共通に接続する。複数のチップイネーブル信号を入力信号とするメモリ選択論理回路部3a〜3dはメモリブロック2a〜2d内に設ける。メモリ選択論理回路部3a〜3dによって対応するメモリブロックの選択を行う。【効果】 各メモリブロック毎にメモリ選択論理回路部3a〜3dを設けて複数のメモリブロック群の中から必要なメモリブロックを選択すること可能にしたので、メモリブロックを選択するために付加すべき論理回路を簡素化できる。

請求項（抜粋）：

論理ブロックと複数のメモリブロックが同一半導体基板上に形成され、互いに配線接続されている半導体集積回路装置において、前記各メモリブロック毎に設けられ、前記各メモリブロックに共通の信号を入力する共通に接続された少なくとも一つのチップイネーブル端子と、前記各メモリブロック毎にその内部に設けられ、前記チップイネーブル端子に接続し、前記チップイネーブル端子に与えられる前記信号に応じて前記各メモリブロック毎にその対応する該メモリブロックの動作状態を選択するメモリブロック選択手段とを備えた半導体集積回路装置。

IPC (2件)：

G11C 11/41 ,  H01L 27/108

FI (3件)：

G11C 11/34 301 E ,  G11C 11/34 301 F ,  H01L 27/10 325 V