特許

J-GLOBAL ID：200903002975858144

半導体記憶装置

発明者： 大石 司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-264311
公開番号（公開出願番号）：特開平5-109296
出願日： 1991年10月14日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】 ラインモードテスト回路を内蔵した半導体記憶装置において、ビット線ペアを構成する両ビット線がともLレベルになるようなエラーの検出を可能にする。【構成】 各ビット線3〜6ごとに第1導電形のMOSトランジスタ29,31,33,35と第2導電形のMOSトランジスタ30,32,34,36とを設け、両トランジスタのゲートに当該ビット線を接続するとともに、両トランジスタのソース、ドレインの一方を設置(または電源)電位に、他方をそれぞれ第1および第2の任意ラインに接続し、これらのラインをエラー検出線とする。

請求項（抜粋）：

複数のワード線および複数のビット線を備え、これらワード線とビット線との交点にメモリセルを配置するとともに、ラインモードテスト回路を内蔵した半導体記憶装置において、各ビット線ごとに第1導電形のMOSトランジスタと第2導電形のMOSトランジスタとを設け、両トランジスタのゲートに当該ビット線を接続するとともに、両トランジスタのソース、ドレインの一方を接地電位に、他方をそれぞれ第1および第2の任意ラインに接続し、これらのラインをラインモードテスト用のエラー検出線として用いたことを特徴とする半導体記憶装置。

IPC (3件)：

G11C 29/00 303 ,  G11C 11/413 ,  G11C 11/401

FI (2件)：

G11C 11/34 341 D ,  G11C 11/34 371 B

引用特許：

審査官引用 (3件)

• 特開昭63-241800
  
• 特開昭63-293795
  
• 特開平2-165498