特許

J-GLOBAL ID：200903002994100937

半導体集積回路のレイアウト方法およびレイアウト装置

発明者： 平田 幸雄
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-301413
公開番号（公開出願番号）：特開平5-198678
出願日： 1992年11月11日
公開日（公表日）： 1993年08月06日
要約：

【要約】【目的】半導体集積回路のレイアウトを自動化する。【構成】レイアウトデータ作成手段1は、論理回路データ2に基づいて作成されるレイアウトデータをトランジスタサイズが可変可能なパラメータを有した各基本回路を用いて作成する。負荷演算手段3は、レイアウトされた各基本回路にかかる負荷を求める。駆動能力判断手段4は、負荷演算手段3が求めた負荷と当該基本回路の駆動能力とを比較する。サイズ変更手段5は、駆動能力判断手段4の判断結果に基づいて当該基本回路のトランジスタサイズを変更し、最終レイアウトデータとする。

請求項（抜粋）：

論理回路データに基づいて作成されるレイアウトデータを、トランジスタサイズが可変可能なパラメータを有した各基本回路を用いて作成し、レイアウト後に各基本回路にかかる負荷を求め、その負荷に応じて当該基本回路のトランジスタサイズを変更して最終レイアウトデータとしたことを特徴とする半導体集積回路のレイアウト方法。

IPC (2件)：

H01L 21/82 ,  G06F 15/60 370

引用特許：

審査官引用 (2件)

• 特開昭63-043345
  
• 特開昭58-115905