特許

J-GLOBAL ID：200903002997064176

高耐電圧半導体素子

発明者： 松橋 大器
出願人/特許権者： 株式会社明電舎
代理人 (1件)： 志賀 富士弥 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-165492
公開番号（公開出願番号）：特開平10-012861
出願日： 1996年06月26日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】 プレーナ形半導体素子の高耐電圧化を図るため、素子端面における電界集中を緩和させるための一手段として逐次増幅型の多段ガードリング方式がある。この方式においてガードリング間隔LnをLn=a+(n-1)bとし、a,bの最適値で設計されるが、どうしても多段ガードリングの初段や最終段で電界集中が起こり、電界がガードリングに均等に分割されない。【解決手段】 深さが浅い方で最適化した間隔LnをLn=a0+(n-1)bのb=b0の項をnの関数とし、式b=b0+(ntotal/2-n+nb)2×bgとする。nb,ngを適切な値とすることにより各ガードリングの電界分布を均等に分割する。

請求項（抜粋）：

半導体基板の表面に内面に向かって該基板と異なる導電形の拡散層が形成され、前記基板の表面に露出する接合部を酸化被膜で覆い基板と異なる導電形の不純物で多段のガードリングを形成し、多段nのガードリング間隔Lnを、Ln=a+(n+1)bのa,bの最適値で設計される高耐電圧半導体素子において、前記ガードリング間隔Ln=a+(n+1)bの式中のbを、b=b0+(ntotal/2-n+nb)2×bg但し、nb,ng適切に設定する値で決まる間隔としたことを特徴とする高耐電圧半導体素子。

IPC (5件)：

H01L 29/74 ,  H01L 29/872 ,  H01L 29/744 ,  H01L 29/80 ,  H01L 29/861

FI (6件)：

H01L 29/74 B ,  H01L 29/48 G ,  H01L 29/74 M ,  H01L 29/74 C ,  H01L 29/80 V ,  H01L 29/91 D