特許

J-GLOBAL ID：200903003020245063

半導体試験装置

発明者： 佐 藤 常 博
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-296722
公開番号（公開出願番号）：特開平7-151823
出願日： 1993年11月26日
公開日（公表日）： 1995年06月16日
要約：

【要約】【目的】 簡単な試験用プログラムで複雑な動作試験を行うことができる半導体試験装置を提供する。【構成】 シンクロナスDRAM30に所定の入力データを示す信号を入力させるとともに、この入力データに対応するシンクロナスDRAMの読出データを取り込んでこの読出データを所定の期待値と比較することによりシンクロナスDRAM30の試験を行う半導体試験装置において、シンクロナスDRAM30に入力させる入力データを生成するALPG12と、このALPG12で生成された入力データを入力して期待値を生成するとともにこの入力データが示すモードに基づいてこの期待値を遅延させて出力するモード検出回路13と、モード検出回路13で遅延させて出力された期待値とシンクロナスDRAM30の読出データとを比較して比較結果を出力する比較回路15とを備える。

請求項（抜粋）：

半導体デバイスに所定の入力データを入力させて、この入力データに対応する前記半導体デバイスの読出データを取り込み、この読出データを所定の期待値と比較することにより前記半導体デバイスの試験を行う半導体試験装置において、半導体デバイスに入力させる入力データを生成する信号生成回路と、この信号生成回路で生成された前記入力データを入力して前記期待値を生成するとともに、この入力データが示すモードに基づいてこの期待値を遅延させて出力するモード検出回路と、前記モード検出回路で遅延させて出力された前記期待値と前記半導体デバイスの読出データとを比較して比較結果を出力する比較回路と、を備えたことを特徴とする半導体試験装置。