特許

J-GLOBAL ID：200903003032139170

スタンバイ時のメモリ・アレイ及びワードライン・ドライバ供給電圧差

発明者： セオドア ダブリュ、ヒューストン
出願人/特許権者： テキサス インスツルメンツ インコーポレイテッド
代理人 (4件)： 浅村 皓 ,  浅村 肇 ,  林 鉐三 ,  祖父江 栄一
公報種別：公開公報
出願番号（国際出願番号）：特願2003-184984
公開番号（公開出願番号）：特開2004-039219
出願日： 2003年06月27日
公開日（公表日）： 2004年02月05日
要約：

【課題】スタンバイ時のSRAMアレイのリークを減らす。【解決手段】スタンバイ時のリークが改善されたSRAMアレイ22は、スタンバイ時に、アレイ・ロアー供給電圧VSS-ARRAYを上げるとき、ワードライン・ドライバ・ロアー供給電圧VSS-WLを上げる。SRAMアレイ22がアクティブ・モードであるとき、SRAMアレイ・ロアー供給ノードVSS-ARRAYに、及びワードライン・ドライバ・ロアー供給ノードVSS-WLに、ソース電圧が供給される。SRAMアレイがスタンバイ・モードであるとき、ソース電圧と、SRAMアレイ・ロアー供給ノードVSS-ARRAY及びワードライン・ドライバ・ロアー供給ノードVSS-WLの両方との間に電圧オフセットが提供される。【選択図】 図1

請求項（抜粋）：

回路であって、 アレイ供給電圧ノードを有するメモリ・アレイと、 メモリ・アレイに接続され、ワードライン・ドライバ供給電圧ノードを有するワードライン・ドライバであって、ワードライン・ドライバ供給電圧ノードがアレイ供給電圧ノードに接続されるワードライン・ドライバと、 ワードライン・ドライバ供給電圧ノードと第1のソース電圧ノードとの間に接続される第1のオフセット電圧デバイスと、 ワードライン・ドライバと第2のソース電圧ノードとの間に接続される第1のバイパス・スイッチ を含む回路。

IPC (1件)：

G11C11/413

FI (1件)：

G11C11/34 335A

Fターム (3件)：

5B015HH04 ,  5B015JJ05 ,  5B015KB74