特許
J-GLOBAL ID：200903003036062147
電力用半導体素子
発明者：
,
出願人/特許権者：
代理人 (1件)：
大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-186549
公開番号（公開出願番号）：特開2001-015744
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】 SuperFET構造において、素子終端にガードリングを用いた場合、上層とフローティングドーピング層の両方にガードリングを設けなければならなく、素子面積が大きくなる問題があった。【解決手段】 SuperFET構造における終端にトレンチ構造10を用いる。これにより、上層と中間ドーピング層の終端が同時に行え、チップ内の素子有効面積が大きくなり、IC化も可能となる。即ち、中間ドーピング層の終端をガードリングを用いた場合よりも小面積で確実に取ることができ、チップレベルでの分離によりベベル構造と同等な効果が得られる。
請求項（抜粋）：
第1導電型半導体層と、前記第1導電型半導体層に電気的に接続された第1の主電極と、前記第1導電型半導体層の表面に選択的に形成された第1の第2導電型半導体層と、前記第1の第2導電型半導体層に電気的に接続された第2の主電極と、前記第1導電型半導体層に埋め込まれた複数の電位の浮いた第2の第2導電型半導体層を有する半導体素子であって、素子の終端部分で、前記第2の第2導電型半導体層に達するように素子表面より溝が形成されていることを特徴とする電力用半導体素子。
IPC (2件)：
FI (3件)：
H01L 29/78 652 N
, H01L 29/78 652 H
, H01L 29/78 658 A
