特許

J-GLOBAL ID：200903003050560222

集積回路

発明者： 倉持 昌司 ,  廣瀬 進一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮園 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-181993
公開番号（公開出願番号）：特開平5-007157
出願日： 1991年06月26日
公開日（公表日）： 1993年01月14日
要約：

【要約】【目的】 逐次比較形A-D変換器6を内蔵したマイクロコンピュータ1のラダー抵抗13において、A-D変換動作完了後にAD変換動作に関係なく消費される電力を削除する。【構成】 直列接続された複数の抵抗より成るラダー抵抗13と、このラダー抵抗13の電源スイッチ15と、A-D変換開始・終了ビット17と上記電源スイッチ15のON-OFF制御ビット18とを有するA-D制御レジスタ16とを備えた集積回路としてのマイクロコンピュータ1において、上記A-D変換開始・終了ビット17と電源スイッチON-OFF制御ビット18とを、A-D制御レジスタ16の1個の共通のビット25より構成する。A-D開始・終了ビット17を”H”にセットすると同時にラダー抵抗13の電源スイッチ15がONになり、またA-D開始・終了ビット18を”L”にすると同時に電源スイッチ15がOFFになるため、A-D変換動作中のみラダー抵抗13に電流が流れる。

請求項（抜粋）：

直列接続された複数の抵抗より成るラダー抵抗と、このラダー抵抗の電源スイッチと、上記ラダー抵抗の各抵抗の両端を開閉する複数のスイッチング素子より成り、所定の大きさの分圧電圧を出力する分圧電圧出力手段と、この分圧電圧出力手段の出力が外部から入力されるアナログ入力に一致するように比較するコンパレータと、このコンパレータの出力にもとづき上記分圧電圧出力手段を制御する逐次比較レジスタと、外部からのA-D変換開始信号にもとづき設定され、A-D変換の開始・終了命令を与えるA-D変換開始・終了ビットと上記電源スイッチのオン・オフ命令を与えるON-OFF制御ビットとを有するA-D制御レジスタとを備えた集積回路において、上記A-D変換開始・終了ビットとON-OFF制御ビットとを、A-D制御レジスタの1個の共通のビットにより構成したことを特徴とする集積回路。

引用特許：

審査官引用 (3件)

• 特開昭58-103226
  
• 特開昭61-005626
  
• 特開平3-022623