特許

J-GLOBAL ID：200903003089936122

PLL回路装置および位相差検出回路装置

発明者： 近藤 晴房 ,  石橋 敦彦 ,  北尾 雅哉
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-243164
公開番号（公開出願番号）：特開平5-335945
出願日： 1992年09月11日
公開日（公表日）： 1993年12月17日
要約：

【要約】【目的】 連続したゲインコントロール信号を素早く出力させかつ確実にゲインコントロール信号を停止できる位相差検出回路装置の提供を目的とする。【構成】 基準クロック信号11と内部クロック信号12および位相比較器からのup信号13、down信号14を入力とし、ゲインコントロール信号を発生するゲインコントロール信号発生部44Aおよび44Bと、ゲインコントロール信号発生部44Aおよび44Bをセットするセット部41Aおよび41Bと、基準クロック信号11と内部クロック信号12の立ち上がりおよび立ち下がりエッジにより互いの論理状態を判定し、ゲインコントロール信号発生部44Aおよび44Bをリセットする保持部42Aおよび42Bならびにリセット部43Aおよび43Bと、upゲインコントロール信号とdownゲインコントロール信号の同時発生を防ぐ競合防止部46とを含む。

請求項（抜粋）：

アナログ制御方式のPLL回路装置であって、少なくとも2段階のゲインを持つループフィルタと、前記ループフィルタの出力に応答して内部同期のための内部クロック信号を発生する内部クロック信号発生手段と、外部的に発生される基準クロック信号と前記内部クロック信号との位相差を検出する位相差検出手段と、あるパルス幅の基準パルス信号を発生する基準パルス信号発生手段と、前記検出された位相差と前記発生されたあるパルス幅の基準パルス信号とを比較し、位相差の大小を判定する判定手段と、前記判定手段の判定結果に応答して、前記発生されたパルス幅の基準パルス信号と前記検出された位相差との時間差に対応する期間のみ前記ループフィルタのゲインを高ゲインに制御する制御手段とを含むことを特徴とするPLL回路装置。

IPC (3件)：

H03L 7/107 ,  H03L 7/095 ,  H03L 7/087

FI (3件)：

H03L 7/10 E ,  H03L 7/08 B ,  H03L 7/08 P

引用特許：

審査官引用 (4件)

• 特開昭62-216528
  
• 特開昭62-199119
  
• 特開昭64-078523
  
• 特開平3-230619