特許
J-GLOBAL ID：200903003104371536
論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-282244
公開番号（公開出願番号）：特開平9-127200
出願日： 1995年10月30日
公開日（公表日）： 1997年05月16日
要約：
【要約】【目的】 回路ブロック毎に分割して試験を行う場合、必要な外部端子の本数を減少させることが可能な試験回路を提供する。【構成】 回路ブロックAの出力端子と回路ブロックBの入力端子とが接続され、回路ブロックAの入力端子に外部端子T1が接続されており、回路ブロックAの出力端子と外部端子T1とに二つの入力端子がそれぞれ接続され、回路ブロックBの入力端子に出力端子が接続されたマルチプレクサMUX1と、マルチプレクサMUX1の出力端子に入力端子が接続され、外部端子T1に出力端子が接続されたトライステートバッファBUF2と、制御信号を与えられマルチプレクサMUX1の出力とトライステートバッファBUF2の出力インピーダンスとを制御する制御回路とを備える。
請求項（抜粋）：
第1の回路ブロックの出力端子と第2の回路ブロックの入力端子とが接続され、第3の回路ブロックの入力端子に外部端子が接続された論理回路において、前記第1の回路ブロックの出力端子と前記外部端子とに二つの入力端子がそれぞれ接続され、前記第2の回路ブロックの入力端子に出力端子が接続されたマルチプレクサと、前記マルチプレクサの出力端子に入力端子が接続され、前記外部端子に出力端子が接続されたトライステートバッファと、外部から制御信号を与えられて、前記マルチプレクサの出力と、前記トライステートバッファの出力インピーダンスとを制御する制御回路とを備え、前記制御回路は、前記第1の回路ブロックから出力された信号を観測する場合は、前記第1の回路ブロックの出力端子と前記第2の回路ブロックの入力端子との間を前記マルチプレクサが接続し、前記トライステートバッファの出力インピーダンスを低くして前記マルチプレクサの出力端子と前記外部端子との間を導通させるように制御し、前記外部端子から前記第2の回路ブロックへ信号を入力する場合は、前記外部端子と前記第2の回路ブロックの入力端子との間を前記マルチプレクサが接続し、前記トライステートバッファの出力インピーダンスを高くして前記マルチプレクサの出力端子と前記外部端子との間が非導通状態になるように制御することを特徴とする論理回路。
IPC (4件)：
G01R 31/28
, H01L 27/04
, H01L 21/822
, H03K 19/00
G01R 31/28 V
, H03K 19/00 B
, H01L 27/04 T
