特許

J-GLOBAL ID：200903003105737968

薄膜トランジスタマトリックス装置とその製造方法

発明者： 林 省吾 ,  那須 安宏
出願人/特許権者： 富士通株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-131061
公開番号（公開出願番号）：特開平5-323374
出願日： 1992年05月22日
公開日（公表日）： 1993年12月07日
要約：

【要約】 (修正有)【目的】 薄膜トランジスタの形成時のエッチング工程の際に蓄積容量用絶縁膜のダメージを低減できる新規な薄膜トランジスタマトリックス装置とその製造方法を提供する。【構成】 ゲートバスラインと接続するゲート電極層11と、ゲート電極層上に積層されるゲート絶縁層12と、ゲート絶縁層に接して配置した能動層とその上の一対のコンタクト層とを含む半導体層13と、半導体層の能動層を覆う保護膜14と、コンタクト層の一方を信号バスラインに接続するソース電極層16と、コンタクト層の他方を画素電極18に接続するドレイン電極層17とを有し、蓄積容量電極21と画素電極との交差領域において、該蓄積容量電極の上にゲート絶縁層と共通の層をなす絶縁層22と、その上に配置され、薄膜トランジスタを形成する他の層の一部と共通の層をなす保護層24とを有する。

請求項（抜粋）：

透明絶縁基板(10)上に信号バスラインと該信号バスラインと交差するゲートバスライン(GB1,GB2・・・)と薄膜トランジスタ(T1,T2・・・)と蓄積容量電極(21)と画素電極(18)とを形成した薄膜トランジスタマトリックス装置であって、前記薄膜トランジスタは、前記ゲートバスラインと接続するゲート電極層(11)と、前記ゲート電極層上に積層されるゲート絶縁層(12)と、前記ゲート絶縁層に接して配置した能動層(13)とその上の一対のコンタクト層(15)とを含む半導体層(13,15)と、前記半導体層の能動層(13)を覆う保護膜(14)と、前記コンタクト層(15)の一方を前記信号バスラインに接続するソース電極層(16)と、前記コンタクト層(15)の他方を前記画素電極に接続するドレイン電極層(17)とを有し、前記蓄積容量電極(21)と前記画素電極(18)との交差領域において、該蓄積容量電極の上に前記ゲート絶縁層(12)と共通の層をなす絶縁層(22)と、その上に配置され、前記薄膜トランジスタを形成する他の層の一部と共通の層をなす保護層(23,24;23,25,26)とを有する薄膜トランジスタマトリックス装置。

IPC (3件)：

G02F 1/136 500 ,  H01L 27/12 ,  H01L 29/784

引用特許：

審査官引用 (1件)

• 液晶表示装置
  公報種別：公開公報   出願番号：特願平3-267686   出願人：三洋電機株式会社