特許
J-GLOBAL ID：200903003149566427
待ち時間の短縮されたメモリ
発明者：
,
出願人/特許権者：
代理人 (1件)：
大島 陽一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-211201
公開番号（公開出願番号）：特開平8-063974
出願日： 1995年07月27日
公開日（公表日）： 1996年03月08日
要約：
【要約】【課題】 アドレス成分が用意された時から、データが使用可能となるまでの待ち時間の短いメモリを提供すること。【解決手段】 本発明による排他的論理和メモリは、基底アドレス成分とオフセットアドレス成分の加算を排他的論理和で置き換えることにより、桁上げの伝搬をなくし待ち時間を短縮している。本発明の別の実施例であるサマリアドレス指定メモリ(SAM)も、桁上げの伝搬をなくし待ち時間を短縮するが、SAMでは正しい加算値に対応したメモリワードラインにアクセスするため、排他的論理和メモリで発生する“重複”の問題も発生しない。
請求項（抜粋）：
メモリであって、1以上の基底アドレスビットを受信するためのアドレスリードの第1セットと、1以上のオフセットアドレスビットを受信するためのアドレスリードの第2セットと、複数のワードラインを含むデータアレイと、アドレス処理回路とを有しており、前記アドレス処理回路が、複数のハッシュ出力信号を出力する、加算でない、待ち時間の短い複数のハッシュ関数を実行する回路であって、各ハッシュ関数は前記基底アドレスビットと前記オフセットアドレスビットの特定の組み合わせに対して応答する該複数のハッシュ関数実行回路と、複数のデコーダを含むデコーダアレイであって、前記デコーダの各々は、前記ワードラインの一つに関連づけらていると共に、前記ハッシュ信号の選択された組み合わせを受信して前記ワードラインの所望の一つをアドレス指定する該デコーダアレイとを含んでいることを特徴とするメモリ。
IPC (2件)：
G11C 11/413
, G06F 12/02 570
