特許
J-GLOBAL ID：200903003151293284

半導体装置の製造方法

発明者：
宮川 康陽

宮川 康陽 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 亀谷 美明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-203332
公開番号（公開出願番号）：特開2003-017439
出願日： 2001年07月04日
公開日（公表日）： 2003年01月17日
要約：
【要約】【課題】 一の領域に属するサリサイド層に含まれる金属の他の領域への拡散を阻止することが可能な半導体装置の製造方法を提供する。【解決手段】 第2の窒化シリコン膜109の成膜中に,サリサイド層108に含まれるコバルトがこの第2の窒化シリコン膜109に混入する可能性があるものの,続く工程において,第2の窒化シリコン膜109はメモリセルアレイ領域からエッチング除去される。したがって,メモリセルアレイ領域にはコバルトを含む第2の窒化シリコン膜109は存在しないことになる。次の工程では第3の窒化シリコン膜111の成膜が行われるが,このときサリサイド層108は,第2の窒化シリコン膜109によって完全に覆われているため,第3の窒化シリコン膜111にコバルトが混入することはない。メモリセルアレイ領域は,コバルトを含まない第3の窒化シリコン膜111によって覆われる。
請求項（抜粋）：
第1の領域に第1の不純物拡散層を形成し,第2の領域に第2の不純物拡散層を形成する第1の工程と,前記第2の不純物拡散層をサリサイド化する第2の工程と,前記第1の領域および前記第2の領域を覆う第1の機能膜を形成する第3の工程と,前記第1の機能膜について,前記第1の領域を覆う部分を除去する第4の工程と,前記第1の領域および前記第2の領域を覆う第2の機能膜を形成する第5の工程と,を含むことを特徴とする,半導体装置の製造方法。
IPC (6件)：
H01L 21/28 301 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 21/8242 ,  H01L 27/108 ,  H01L 29/43
FI (6件)：
H01L 21/28 301 S ,  H01L 21/88 Q ,  H01L 27/10 671 Z ,  H01L 27/10 681 F ,  H01L 21/90 K ,  H01L 29/46 S
Fターム (49件)：
4M104AA01 ,  4M104BB20 ,  4M104BB25 ,  4M104CC01 ,  4M104DD02 ,  4M104DD04 ,  4M104DD16 ,  4M104DD17 ,  4M104DD84 ,  4M104EE08 ,  4M104EE12 ,  4M104EE17 ,  4M104FF40 ,  4M104GG16 ,  4M104HH05 ,  4M104HH12 ,  4M104HH16 ,  4M104HH20 ,  5F033KK25 ,  5F033KK27 ,  5F033NN40 ,  5F033QQ09 ,  5F033QQ18 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033TT08 ,  5F033VV16 ,  5F033XX00 ,  5F033XX01 ,  5F033XX10 ,  5F033XX15 ,  5F033XX28 ,  5F033XX33 ,  5F033XX34 ,  5F083AD01 ,  5F083GA06 ,  5F083JA19 ,  5F083JA35 ,  5F083JA53 ,  5F083PR05 ,  5F083PR21 ,  5F083PR42 ,  5F083PR52 ,  5F083ZA12
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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