特許

J-GLOBAL ID：200903003152298131

半導体メモリの制御方法

発明者： 志賀 仁 ,  辻 秀貴
出願人/特許権者： 株式会社東芝
代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-133395
公開番号（公開出願番号）：特開2009-282696
出願日： 2008年05月21日
公開日（公表日）： 2009年12月03日
要約：

【課題】物理ブロックと論理ブロックのミスマッチに起因する書き込み性能低下を防止することを可能とした半導体メモリの制御方法を提供する。【解決手段】nビットの物理ブロックを消去単位とする半導体メモリを、前記物理ブロックの容量より大きい2のべき乗で表されるmビットの論理ブロック単位でアドレス管理を行う半導体メモリの制御方法であって、前記論理ブロックを、先頭アドレスから連続するnビット部分を第1の管理単位として前記半導体メモリの物理ブロックに対応させ、残りの端数部分を第2の管理単位として複数個まとめて一つの物理ブロックに対応させる、というアドレス管理を行う。【選択図】図9

請求項（抜粋）：

nビットの物理ブロックを消去単位とする半導体メモリを、前記物理ブロックの容量より大きい2のべき乗で表されるmビットの論理ブロック単位でアドレス管理を行う半導体メモリの制御方法であって、 前記論理ブロックを、先頭アドレスから連続するnビット部分を第1の管理単位として前記半導体メモリの物理ブロックに対応させ、残りの端数部分を第2の管理単位として複数個まとめて一つの物理ブロックに対応させる、というアドレス管理を行う ことを特徴とする半導体メモリの制御方法。

IPC (4件)：

G06F 12/02 ,  G06F 12/00 ,  G11C 16/02 ,  G11C 16/04

FI (6件)：

G06F12/02 510A ,  G06F12/00 597U ,  G06F12/02 570A ,  G11C17/00 601A ,  G11C17/00 622E ,  G11C17/00 641

Fターム (15件)：

5B060AA02 ,  5B060AB27 ,  5B060CB00 ,  5B125BA02 ,  5B125BA19 ,  5B125CA01 ,  5B125CA08 ,  5B125DA03 ,  5B125DB02 ,  5B125DC03 ,  5B125DD03 ,  5B125DE14 ,  5B125EA05 ,  5B125EA08 ,  5B125FA04

引用特許：

出願人引用 (1件)

• 記憶デバイスおよびホスト機器
  公報種別：公開公報   出願番号：特願2005-198969   出願人：株式会社東芝

審査官引用 (1件)

• データラン・プログラミング
  公報種別：公表公報   出願番号：特願2006-547364   出願人：サンディスクコーポレイション