特許
J-GLOBAL ID：200903003168075019
インターフェース回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-076610
公開番号（公開出願番号）：特開平6-291615
出願日： 1993年04月02日
公開日（公表日）： 1994年10月18日
要約：
【要約】【目的】 本発明は、ICと外部素子の間でデ-タをやりとりするインタ-フェ-ス回路に関するもので、正確なデ-タラッチができるようにすることを目的とする。【構成】 フリップフロップ1、6、8、12と、バッファ2、4、5、11と、インバ-タ3、7と、外部素子10から構成された回路により、外部素子とバッファの遅延時間によって入力デ-タが正しくラッチできない場合でも、外部素子で使用するクロックMCKを再び戻してクロックCKBとして取り込み、バッファによる遅延時間を吸収することによって、正しいデ-タをラッチすることができる。
請求項（抜粋）：
データ信号とクロック信号を入力する第一のフリップフロップと、前記第一のフリップフロップの出力信号を入力する第一のバッファと、内部クロック信号を、第一のインバータを通して入力する第二のバッファと、前記第一のバッファの出力信号を入力、前記第二のバッファの出力信号をクロック入力とする外部素子と、前記第二のバッファの出力信号を入力する第三のバッファと、前記外部素子の出力信号を入力する第四のバッファと、前記第四のバッファの出力信号を入力、前記第三のバッファの出力信号をクロック入力とする第二のフリップフロップと、前記内部クロック信号を、第二のフリップフロップを通して入力、前記第二のインバータの出力信号をクロック入力とする第三のフリップフロップと、前記第三のフリップフロップの出力信号を入力、前記内部クロック信号をクロック入力とする第四のフリップフロップを備えたことを特徴とするインターフェース回路。
IPC (2件)：
H03K 3/037
, G06F 13/42 350
