特許

J-GLOBAL ID：200903003182367987

リセット機能付きロジック回路

発明者： 小林 拓
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 村山 光威
公報種別：公開公報
出願番号（国際出願番号）：特願2000-363967
公開番号（公開出願番号）：特開2002-169627
出願日： 2000年11月30日
公開日（公表日）： 2002年06月14日
要約：

【要約】【課題】 ロジック回路に入力のクロック信号がHi及びLo期間のどちらでもその停止やレベルの異常を検出し、異常時にはデジタル信号処理ブロックをリセットする。【解決手段】 ロジック回路のクロック信号を入力し、Hiレベルが規定レベル以上かを判断する第1コンパレータとLoレベルが規定レベル以下かを判断する第2コンパレータと、第1コンパレータ出力とGND間に第1コンデンサ、および第2コンパレータ出力とGND間に第2コンデンサとが接続され、第1,第2コンパレータの出力を入力する第1,第2インバータと、それらの出力を入力するOR回路とを備え、クロック信号のHi及びLo期間のどちらの停止にもOR回路から異常を出力する。この出力によりデジタル信号処理ブロック8を初期リセットし、ロジック回路の異常動作を停止させる。

請求項（抜粋）：

ロジック回路のクロック信号を入力し、前記クロック信号のハイレベルが規定レベル以上であるか否かを判断する第1コンパレータと、前記クロック信号のローレベルが規定レベル以下であるか否かを判断する第2コンパレータと、前記第1コンパレータ出力と接地間に接続され前記第1コンパレータの出力電流により充放電する第1コンデンサと、前記第2コンパレータ出力と接地間に接続され前記第2コンパレータの出力電流により充放電する第2コンデンサと、前記第1コンパレータ出力を入力として入力波形を整形する第1インバータと、前記第2コンパレータ出力を入力として入力波形を整形する第2インバータと、前記第1インバータ出力を第1の入力とし、前記第2インバータ出力を第2の入力とし、出力をロジック回路の初期リセット端子に接続されたOR回路とを備えたことを特徴とするリセット機能付きロジック回路。

IPC (2件)：

G06F 1/24 ,  H03K 5/19

FI (2件)：

H03K 5/19 L ,  G06F 1/00 350 B

Fターム (9件)：

5B054AA08 ,  5B054BB05 ,  5B054DD02 ,  5B054DD13 ,  5J039DA12 ,  5J039DB06 ,  5J039HH02 ,  5J039KK10 ,  5J039MM11