特許
J-GLOBAL ID：200903003182653432
高電圧CMOSレベルシフタ
発明者：
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出願人/特許権者：
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代理人 (1件)：
岡本 啓三
公報種別：公表公報
出願番号（国際出願番号）：特願平10-534737
公開番号（公開出願番号）：特表2000-513171
出願日： 1998年01月23日
公開日（公表日）： 2000年10月03日
要約：
【要約】高電圧レベルシフタは、高電圧供給レンジを2つ以上のサブレンジに分割するための1つ以上の相補NMOS/PMOS直列中間トランジスタ対(MP1,MN1)を有する。このレベルシフタは、相補NMOS入力トランジスタ(MNI,M’NI)を備える差動構造を有している。交差接続されたPMOS出力トランジスタ(MPO,M’PO)が相補出力を与える。相補NMOS/PMOS直列中間トランジスタ対はNMOS入力トランジスタのドレインをPMOS出力トランジスタのドレインから分離する。高電圧レンジをhサブレンジに分割するために、それぞれが単調に増加する固定中間電圧によりバイアスされている、h-1相補NMOS/PMOS直列中間トランジスタ対が使用される。共用バイアス実施例では、各相補NMOS/PMOS直列中間トランジスタ対は単一の対応する中間電圧によりバイアスされる。分割バイアス実施例では、各相補NMOS/PMOS直列中間トランジスタ対は、対応するNMOSバイアス電圧及び対応するPMOSバイアス電圧によりバイアスされる。ここで、NMOSバイアス電圧は、和つまりNMOS閾値電圧及びPMOS閾値電圧だけPMOSバイアス電圧より高い。別の形態では、PMOSトランジスタのNウエルが、共用バイアス実施例における上方に縦方向に隣接する中間電圧に結合されており、また分割バイアス実施例における上方に縦方向に隣接するNMOSバイアス電圧に結合されている。非常に高い電圧用途向けツインタブ実施例では、NMOSトランジスタのP-ウエルは、共用バイアス実施例における下方に縦方向に隣接する中間電圧に結合されており、また分割バイアス実施例における下方に縦方向に隣接するPMOSバイアス電圧に結合されている。
請求項（抜粋）：
高電圧レベルシフタであって、 ソース、ドレイン及びゲートを有するNMOS非反転入力トランジスタと、 ソース、ドレイン及びゲートを有するNMOS反転入力トランジスタと、 ソース、ドレイン及びゲートを有する第1のNMOS非反転中間トランジスタと、 ソース、ドレイン及びゲートを有する第1のPMOS非反転中間トランジスタと、 ソース、ドレイン及びゲートを有する第1のNMOS反転中間トランジスタと、 ソース、ドレイン及びゲートを有する第1のPMOS反転中間トランジスタとを具備し、 前記NMOS非反転入力トランジスタのドレインが前記第1のNMOS非反転中間トランジスタのソースに接続され、前記第1のNMOS非反転中間トランジスタのドレインが前記第1のPMOS非反転中間トランジスタのドレインに接続され、前記NMOS反転入力トランジスタのドレインが前記第1のNMOS反転中間トランジスタのソースに接続され、前記第1のNMOS反転中間トランジスタのドレインが前記第1のPMOS反転中間トランジスタのドレインに接続されており、 前記第1のNMOS非反転中間トランジスタのゲート、前記第1のPMOS非反転中間トランジスタのゲート、前記第1のNMOS反転中間トランジスタのゲート、及び前記第1のPMOS反転中間トランジスタのゲートが、正の高供給電圧よりも低い第1の中間電圧に接続されている、高電圧レベルシフタ。
IPC (2件)：
FI (2件)：
H03K 19/00 101 E
, H03K 5/02 L
