特許

J-GLOBAL ID：200903003182760484

半導体集積回路装置の製造方法

発明者： 國友 正人 ,  安藤 敏夫 ,  山本 智志
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平8-157775
公開番号（公開出願番号）：特開平10-012837
出願日： 1996年06月19日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】 容量素子Cの電荷蓄積量が低下する。【解決手段】 下部電極15、高誘電率膜からなる誘電体膜17、上部電極18の夫々を順次積層した容量素子Cを有する半導体集積回路装置の製造方法であって、不純物が導入された第1珪素膜からなる電極パターン13を形成する工程と、前記電極パターン13の表面上に選択成長法で第2珪素膜14を選択的に形成し、この第2珪素膜14と前記電極パターン13とからなる下部電極15を形成する工程と、前記第2珪素膜14と同一の成膜装置で前記下部電極15の表面上に酸化防止膜16を形成する工程と、前記酸化防止膜16の表面上に高誘電率膜からなる誘電体膜17を形成し、その後、前記誘電体膜17の表面上に上部電極18を形成する工程とを備える。

請求項（抜粋）：

下部電極、高誘電率膜からなる誘電体膜、上部電極の夫々を順次積層した容量素子を有する半導体集積回路装置の製造方法であって、不純物が導入された第1珪素膜からなる電極パターンを形成する工程と、前記電極パターンの表面上に選択成長法で第2珪素膜を選択的に形成し、この第2珪素膜と前記電極パターンとからなる下部電極を形成する工程と、前記第2珪素膜と同一の成膜装置で前記下部電極の表面上に酸化防止膜を形成する工程と、前記酸化防止膜の表面上に高誘電率膜からなる誘電体膜を形成し、その後、前記誘電体膜の表面上に上部電極を形成する工程とを備えていることを特徴とする半導体集積回路装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 621 B ,  H01L 27/04 C ,  H01L 27/10 651