特許

J-GLOBAL ID：200903003184263828

メモリシステム

発明者： 山 田 眞 弘 ,  井 上 喜 嗣 ,  野 呂 徹 ,  石 井 智 樹
出願人/特許権者： 株式会社リコー
代理人 (1件)： 杉信 興
公報種別：公開公報
出願番号（国際出願番号）：特願平6-214733
公開番号（公開出願番号）：特開平8-077097
出願日： 1994年09月08日
公開日（公表日）： 1996年03月22日
要約：

【要約】【目的】 シンクロナスDRMの高速アクセス。異なるバス幅のCPUとDRAMとの整合。異なる処理速度のCPUとDRAMとの速度整合。連続アクセス時の伝送ビット数の低減。リクエスト・アドレスの少ビット数による伝送。少ないリ-ド・バッファメモリ量で高速連続アクセスを行う。【構成】 シンクロナスDRAMを記憶手段としCPUをその読み書きコントロ-ラとして使用するメモリシステムにおいて、CPUのデータのバス幅に比べシンクロナスDRAMのデータのバス幅を狭く構成する,CPUのクロックよりも高い/低い周波数のクロックをシンクロナスDRAMに供給する,および/又は、CPUのクロックとは別の供給源からのクロックをシンクロナスDRAMに供給する。その他あり。

請求項（抜粋）：

シンクロナスDRAMを記憶手段としCPUをその読み書きコントロ-ラとして使用するメモリシステムにおいて、CPUのデータのバス幅に比べシンクロナスDRAMのデータのバス幅を狭く構成したことを特徴とするメモリシステム。

IPC (2件)：

G06F 13/16 520 ,  G06F 12/00 564