特許
J-GLOBAL ID：200903003193852305
遅延回路
発明者：
出願人/特許権者：
代理人 (1件)：
森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願2001-065830
公開番号（公開出願番号）：特開2002-271179
出願日： 2001年03月09日
公開日（公表日）： 2002年09月20日
要約：
【要約】【課題】 遅延を得るための回路構成を単純で小規模化することができ、ノイズの影響を受けにくくして、入力信号に対して確実に精度良く最適な遅延を得ることができ、かつ電力消費量の増大を抑えることができる遅延回路を提供する。【解決手段】 遅延手段CH1の1つの抵抗素子101と1つの容量素子102とにより発生する時定数に基づいて入力信号VINをなまらせて、そのようになまった信号V1に対して、バッファー回路BF1における抵抗素子103、104により2段のインバータ105、106の閾値を調整することにより、遅延手段CH1によるなまり量とバッファー回路BF1の閾値とを、遅延信号V3における遅延量の決定要因とする。
請求項（抜粋）：
半導体集積回路において、外部からの入力信号を遅延させて前記入力信号に基づく遅延信号を出力する遅延回路であって、抵抗素子と容量素子とからなり、前記入力信号に対して、その波形上の立ち上がりおよび立下り部分を、前記抵抗素子と容量素子とから発生する時定数に従ってなまらせる遅延手段と、2段のインバータとそれらに直列および並列に接続した抵抗素子とからなり、前記遅延手段からの信号に対する前記2段のインバータの閾値を、前記抵抗素子により調整するバッファー手段とを備え、前記遅延手段による前記入力信号のなまり量と、前記バッファー手段の前記遅延手段からの信号に対する閾値とが、前記遅延信号の遅延量の決定要因となるよう構成した遅延回路。
Fターム (3件)：
5J001AA11
, 5J001BB12
, 5J001DD05
