半導体集積回路装置

発明者： , , , , , ,
出願人/特許権者： ,
代理人 (1件)：徳若光政
公報種別：公開公報
出願番号（国際出願番号）：特願2000-102931
公開番号（公開出願番号）：特開2000-315395
出願日： 1990年11月08日
公開日（公表日）： 2000年11月14日
要約：

【要約】【課題】製造が簡単で高い信頼性のもとに欠陥救済が可能にされた半導体集積回路装置を提供する。【解決手段】複数のリードオンリーメモリセルを含むメモリマトリックス及び上記メモリマトリックスからメモリセルを選択するデコーダとを備えたメモリ回路に対して、複数の電気的にプログラム可能なメモリセルを含む冗長メモリマトリックスと、上記冗長メモリマトリックスから電気的にプログラム可能なメモリセルを選択する冗長デコーダからなる冗長回路を設け、アドレス信号によって選択されたメモリセルが欠陥を有する時、その選択されたメモリセルに記憶されているデータの替わりに、電気的にプログラム可能なメモリセルに記憶されているデータを出力するとともに、上記電気的にプログラム可能なメモリセルのそれぞれを、不純物層によって形成されたコントロールゲートと、導電層を含み、絶縁層を介してオーバーラップした部分を有するフローティングゲートとを含むものを用いる。

請求項（抜粋）：

複数のリードオンリーメモリセルを含むメモリマトリックスと、アドレス信号に従って、上記メモリマトリックスからメモリセルを選択するデコーダと、複数の電気的にプログラム可能なメモリセルを含む冗長メモリマトリックスと、上記デコーダとは分離され、アドレス信号に従って上記冗長メモリマトリックスから電気的にプログラム可能なメモリセルを選択する冗長デコーダと、上記デコーダと、上記冗長デコーダとに結合され、上記メモリマトリックスと上記冗長メモリマトリックスとのいずれかから選択的にデータを出力する出力回路とを含み、アドレス信号によって選択されたメモリセルが欠陥を有する時、その選択されたメモリセルに記憶されているデータの替わりに、電気的にプログラム可能なメモリセルに記憶されているデータを出力し、上記電気的にプログラム可能なメモリセルのそれぞれは、半導体基板の半導体領域に形成されたコントロールゲートと、導電層を含み、絶縁層を介して上記コントロールゲートとオーバーラップした部分を有するフローティングゲートとを含むことを特徴とする半導体集積回路装置。

IPC (9件)：

G11C 29/00 603 , G11C 17/00 , G11C 16/06 , H01L 21/8246 , H01L 27/112 , H01L 27/115 , H01L 27/10 471 , H01L 27/108 , H01L 21/8242

FI (8件)：

G11C 29/00 603 Z , G11C 17/00 Z , H01L 27/10 471 , G11C 17/00 639 B , H01L 27/10 433 , H01L 27/10 434 , H01L 27/10 621 Z , H01L 27/10 681 E

引用特許：

審査官引用 (13件)

特開平2-201800
特開平2-002684
特開昭60-260147

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