特許

J-GLOBAL ID：200903003216170703

遅延補償技術を用いた位相同期ループ

発明者： フルビオ スパニャ ,  キヨシ フカホリ
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-369087
公開番号（公開出願番号）：特開2001-202721
出願日： 2000年12月04日
公開日（公表日）： 2001年07月27日
要約：

【要約】【課題】 外部遅延に関連する待ち時間を除去する位相同期ループ回路を提供する。【解決手段】 ループ待ち時間を除去する位相同期ループ回路は、位相変化に対応する位相信号及びサンプリング・クロックの実際の位相サンプリングに対応する実際の位相信号を入力する入力回路と、位相信号及び実際の位相信号を位相更新信号につなぐフィルタ回路と、位相更新信号の一部分をフィルタ回路にフィードバックすることによってループ待ち時間を除去するフィードバック回路とを備えている。

請求項（抜粋）：

ループ待ち時間を除去する位相同期ループ回路において、位相変化に対応する位相信号及びサンプリング・クロックの実際の位相サンプリングに対応する実際の位相信号を入力する入力回路と、前記位相信号及び前記実際の位相信号を位相更新信号につなぐフィルタ回路と、前記位相更新信号の一部分を前記フィルタ回路にフィードバックすることによって前記ループ待ち時間を除去するフィードバック回路と、を具備したことを特徴とする前記位相同期ループ回路。

IPC (2件)：

G11B 20/14 351 ,  H03L 7/093

FI (2件)：

G11B 20/14 351 A ,  H03L 7/08 E