特許

J-GLOBAL ID：200903003223965967

レイアウト設計方法、集積回路、及び電子機器

発明者： 唐木 信雄
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 稲葉 良幸 ,  田中 克郎 ,  大賀 眞司
公報種別：公開公報
出願番号（国際出願番号）：特願2003-113404
公開番号（公開出願番号）：特開2004-319855
出願日： 2003年04月17日
公開日（公表日）： 2004年11月11日
要約：

【課題】タップ数を削減することにより高密度集積を可能にする集積回路のレイアウト設計方法を提供する。【解決手段】タップを持たないセルを少なくとも一部に含むセルライブラリを用いる集積回路のレイアウト設計方法であって、セルライブラリを参照してセルを仮配置し(S02)、ウェルにおけるタップの適正数を決定し(S03)、及び決定されたウェルタップの適正数が既に配置されているタップ総数より大きい場合に(S04:Y)タップを追加する(S05)ような工程を備える。【選択図】 図2

請求項（抜粋）：

タップを持たないセルを少なくとも一部に含むセルライブラリを用いる集積回路のレイアウト設計方法であって、 前記セルライブラリを参照して前記セルを仮配置する工程と、 前記セルが仮配置されたウェルに対応する前記タップの適正数を決定する工程と、 前記決定されたタップの適正数に対応するようにタップを前記ウェルに最適分布させる工程と、 を備えることを特徴とするレイアウト設計方法。

IPC (3件)：

H01L21/82 ,  H01L21/822 ,  H01L27/04

FI (3件)：

H01L21/82 B ,  H01L21/82 L ,  H01L27/04 A

Fターム (22件)：

5F038CA02 ,  5F038CA06 ,  5F038CD02 ,  5F038DF04 ,  5F038EZ09 ,  5F038EZ20 ,  5F064AA04 ,  5F064BB05 ,  5F064BB06 ,  5F064BB07 ,  5F064CC12 ,  5F064DD02 ,  5F064DD03 ,  5F064DD13 ,  5F064DD15 ,  5F064DD34 ,  5F064EE02 ,  5F064EE14 ,  5F064EE19 ,  5F064EE52 ,  5F064HH06 ,  5F064HH12