特許

J-GLOBAL ID：200903003242585660

半導体集積回路のレイアウト設計方法及び設計システム

発明者： 中嶋 和広
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平10-218904
公開番号（公開出願番号）：特開2000-048063
出願日： 1998年08月03日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】 容量素子の増加により半導体集積回路の所要面積が増大することを抑制しつつ、半導体集積回路の電源ノイズ及びEMCを低減するようにした半導体集積回路のレイアウト設計方法を提供する。【解決手段】 本レイアウト設計方法では、半導体集積回路の回路シミュレーションを実行し、消費電流の変化が大きい区間に動作する機能ブロックを選出する(S1)。S1で選出した機能ブロックの近くに他の機能ブロックを配置しないようにして、全ての機能ブロックを配置し、配置した機能ブロック間を配線する(S2)。配置、配線後の半導体集積回路の回路シミュレーションを実行し、再度、消費電力の変化が大きい期間に動作する機能ブロックを選出する(S3)。S3で選出した機能ブロックの近傍の未使用領域に容量素子を配置する(S4)。S4で配置した容量素子をS3で選出した機能ブロックの電源線及びGND線の間に接続する(S5)。

請求項（抜粋）：

半導体集積回路を設計するに当たり、半導体集積回路チップに複数個の機能ブロックを配置し、前記機能ブロック間に配線を行う、半導体集積回路のレイアウト設計方法であって、半導体集積回路について回路シミュレーションを行って、消費電流の変化が大きい区間で動作する機能ブロックを選出する第1のステップと、第1のステップで選出した機能ブロックの近くに他の機能ブロックを配置しないようにして全ての機能ブロックを配置し、配置した機能ブロック間に配線を行う第2のステップと、配置、配線後の半導体集積回路について回路シミュレーションを実行し、再度、消費電力の変化が大きい期間で動作する機能ブロックを選出する第3のステップと、第3のステップで選出した機能ブロック近傍の未使用領域に容量素子を配置する第4のステップと、第3のステップで選出した機能ブロックの電源とGNDとの間に、第4のステップで配置した容量素子を接続する第5のステップとを有することを特徴とする半導体集積回路のレイアウト設計方法。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (3件)：

G06F 15/60 658 A ,  G06F 15/60 658 K ,  H01L 21/82 C

Fターム (13件)：

5B046AA08 ,  5B046BA05 ,  5B046BA06 ,  5B046JA07 ,  5F064CC23 ,  5F064DD13 ,  5F064DD14 ,  5F064EE45 ,  5F064EE52 ,  5F064HH07 ,  5F064HH09 ,  5F064HH12 ,  5F064HH14