特許
J-GLOBAL ID：200903003258708169
半導体記憶素子
発明者：
出願人/特許権者：
代理人 (1件)：
朝日奈 宗太 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-281625
公開番号（公開出願番号）：特開平5-121759
出願日： 1991年10月28日
公開日（公表日）： 1993年05月18日
要約：
【要約】【目的】 強誘電体膜を使用したキャパシタとFET により情報を記憶する半導体記憶素子であって、強誘電体膜および電極膜のエッチングにより、半導体材料にダメージを与えない構造であり、しかも効率のよい分極反転特性を有する半導体記憶素子を提供する。【構成】 半導体基板表面に形成されたソースを領域2とドレイン領域3の上に低誘電率膜14、15が形成され、基板のチャネル領域6上に前記低誘電率膜14、15と同一平面になるように下部電極(ゲート電極)膜18が形成され、該下部電極膜上で前記低誘電率膜上にわたって強誘電体膜が形成され、該強誘電体膜上に上部電極膜が形成されてなる半導体記憶素子。
請求項（抜粋）：
半導体基板に形成されたソース領域と、ドレイン領域と、チャネル領域と、該チャネル領域上で前記半導体基板上に形成されたゲート電極膜と強誘電体膜とからなる半導体記憶素子であって、前記ソース領域およびドレイン領域上に低誘電率の誘電体膜である低誘電率膜が形成され、前記チャネル領域上に前記低誘電率膜と同一平面になるように前記ゲート電極膜が形成され、該ゲート電極膜上で前記低誘電率膜上にわたって前記強誘電体膜が形成され、該強誘電体膜上にさらに上部電極膜が形成されていることを特徴とする半導体記憶素子。
IPC (4件)：
H01L 29/788
, H01L 29/792
, G11C 11/22
, G11C 16/02
H01L 29/78 371
, G11C 17/00 307 E
