特許
J-GLOBAL ID：200903003288535269
スキャンパス回路
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平6-201518
公開番号（公開出願番号）：特開平8-050165
出願日： 1994年08月04日
公開日（公表日）： 1996年02月20日
要約：
【要約】【目的】スキャンパステストパターンを削減しかつテスト用入出力端子の本数を最少に抑えるスキャンパス回路の提供。【構成】スキャンパス回路を構成する複数のシフトレジスタのうち2番目以降のシフトレジスタの入力が互いに並列に配置され、一番目のシフトレジスタの出力に接続されると共に、スキャン入力端子は一端子とされ、2番目以降のシフトレジスタ出力に対応して複数のスキャン出力端子が設けられる。2番目以降のシフトレジスタは好ましくは複数の同一機能ブロックをテストするために並列化され、複数の同一機能ブロックの並列テストを可能し、スキャンテスト用パターンの削減と、テスト用端子の本数を最少に抑える。
請求項（抜粋）：
単一のスキャン入力端子から入力されたスキャンデータが少なくとも一のシフトレジスタから成るスキャンチェーンをシリアルに通過した後に複数のスキャンチェーンに分岐し、分岐した数に等しく且つ互いに並列に配置された複数のシフトレジスタにそれぞれ接続された複数のスキャン出力端子から出力されるように構成されたことを特徴とするスキャンパス回路。
IPC (4件)：
G01R 31/28
, H01L 21/66
, H01L 27/04
, H01L 21/822
G01R 31/28 V
, G01R 31/28 G
, H01L 27/04 T
