特許

J-GLOBAL ID：200903003317086770

論理回路

発明者： 黒津 悟
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平3-316362
公開番号（公開出願番号）：特開平5-152936
出願日： 1991年11月29日
公開日（公表日）： 1993年06月18日
要約：

【要約】【目的】 入力信号の排他的論理和もしくは、否定排他的論理和が得られる出力端子の電位を速く、確実に固定する。【構成】 入力端子101,103の双方にハイレベルの信号が入力された時、出力端子105をハイレベルにし、どちらか1方にローレベルの信号が入力された時、出力端子105をローレベルにする第1論理ゲートと、入力端子101,103の双方にローレベルの信号が入力された時、出力端子107をローレベルにし、どちらか1方にハイレベルの信号が入力された時出力端子107をハイレベルにする第2論理ゲートと、出力端子105がハイレベルのとき出力端子107をローレベルにするNMOS117と、出力端子107がローレベルのとき出力端子105をハイレベルにするPMOS119とから構成されている。

請求項（抜粋）：

第1および第2入力端子と、第1および第2出力端子とを有する論理回路であって、前記第1および第2入力端子に接続され、前記第1および第2入力端子に第1論理レベルの信号が入力されたとき、前記第1出力端子に第1論理レベルの信号を出力し、前記第1または第2入力端子のどちらか一方に第2論理レベルの信号が入力されたとき、前記第1出力端子に第2論理レベルの信号を出力する第1の論理ゲートと、前記第1および第2入力端子に接続され、前記第1および第2入力端子に第2論理レベルの信号が入力されたとき、前記第2出力端子に第2論理レベルの信号を出力し、前記第1または第2入力端子のどちらか一方に第1論理レベルの信号が入力されたとき、前記第2出力端子に第1論理レベルの信号を出力する第2論理ゲートと、前記第1論理ゲートに接続され、前記第1論理ゲートの出力が第1論理レベルになったことに応答して、前記第2出力端子を第2論理レベルにする第1のスイッチと、前記第2論理ゲートに接続され、前記第2論理ゲートの出力が第2論理レベルになったことに応答して、前記第1出力端子を第1論理レベルにする第2のスイッチとからなることを特徴とする論理回路。

IPC (2件)：

H03K 19/0948 ,  H03K 19/21

引用特許：

審査官引用 (2件)

• 特開昭54-056350
  
• 特開昭60-206222