特許

J-GLOBAL ID：200903003348992575

半導体装置の製造方法及びそれに用いるマスク

発明者： ▲高▼瀬 俊二
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-101619
公開番号（公開出願番号）：特開平9-289153
出願日： 1996年04月23日
公開日（公表日）： 1997年11月04日
要約：

【要約】【課題】 半導体素子の設計仕様に沿った、パターンの形成が可能で、しかもLSIチップサイズの縮小を図り得る半導体装置の製造方法及びそれに用いるマスクを提供する。【解決手段】 ゲート配線用マスクを、それぞれのマスクにはゲート先端部のパターンの直角な形状が含まれず、かつ2枚のマスクの論理積が、所望のパターンとなるように、2枚に分けた第1のマスク30と第2のマスク35を用意し、レジストを塗布する工程と、第1のマスク30を用いて露光する工程と、現像を行う工程と、ドライエッチングを行う工程と、レジストを除去する工程と、再度レジストを塗布する工程と、第2のマスク35を用いて露光する工程と、現像を行う工程と、ドライエッチングを行う工程と、レジストを除去する工程を施し、ゲート配線を形成するようにしたものである。

請求項（抜粋）：

半導体装置の製造方法において、(a)半導体装置製造用のマスクをそれぞれのマスクにはパターンの直角な形状が含まれず、かつ2枚のマスクの論理積が所望のパターンとなるように2枚に分けた第1のマスクと第2のマスクを用意し、(b)レジストを塗布する工程と、(c)前記第1のマスクを用いて露光する工程と、(d)現像を行う工程と、(e)エッチングを行う工程と、(f)前記レジストを除去する工程と、(g)再度レジストを塗布する工程と、(h)前記第2のマスクを用いて露光する工程と、(i)現像を行う工程と、(j)エッチングを行う工程と、(k)前記レジストを除去する工程を有し、半導体装置のパターンを形成することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/027 ,  G03F 1/08 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 21/30 502 C ,  G03F 1/08 D ,  H01L 21/30 502 P ,  H01L 27/10 621 Z